JAJSIH0B July   2020  – June 2021 DRV8106-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 説明
  4. 4 改訂履歴
    1.     デバイス比較表
  5. 5 ピン構成
    1.     DRV8106-Q1_RHB パッケージ (VQFN) ピン機能
  6. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 タイミング図
    8. 6.8 代表的特性
  7. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 外付け部品
      2. 7.3.2 デバイス・インターフェイス・バリアント
        1. 7.3.2.1 シリアル・ペリフェラル・インターフェイス (SPI)
        2. 7.3.2.2 ハードウェア (H/W)
      3. 7.3.3 入力 PWM モード
        1. 7.3.3.1 ハーフブリッジ制御
      4. 7.3.4 スマート・ゲート・ドライバ
        1. 7.3.4.1 機能ブロック図
        2. 7.3.4.2 スルーレート制御 (IDRIVE)
        3. 7.3.4.3 ゲート・ドライブ・ステート・マシン (TDRIVE)
      5. 7.3.5 電圧増倍 (単段) チャージ・ポンプ
      6. 7.3.6 広同相差動電流シャント・アンプ
      7. 7.3.7 ピン配置
        1. 7.3.7.1 ロジック・レベル入力ピン (DRVOFF、IN1/EN、nHIZx、nSLEEP、nSCS、SCLK、SDI)
        2. 7.3.7.2 ロジック・レベル・プッシュプル出力 (SDO)
        3. 7.3.7.3 ロジック・レベル・オープン・ドレイン出力 (nFAULT)
        4. 7.3.7.4 クワッドレベル入力 (GAIN)
        5. 7.3.7.5 6 レベル入力 (IDRIVE、VDS)
      8. 7.3.8 保護および診断機能
        1. 7.3.8.1  ゲート・ドライバのディセーブルとイネーブル (DRVOFF と EN_DRV)
        2. 7.3.8.2  フォルト・リセット (CLR_FLT)
        3. 7.3.8.3  DVDD ロジック電源パワーオン・リセット (DVDD_POR)
        4. 7.3.8.4  PVDD 電源低電圧監視 (PVDD_UV)
        5. 7.3.8.5  PVDD 電源過電圧監視 (PVDD_OV)
        6. 7.3.8.6  VCP チャージ・ポンプ低電圧誤動作防止 (VCP_UV)
        7. 7.3.8.7  MOSFET VDS 過電流保護 (VDS_OCP)
        8. 7.3.8.8  ゲート・ドライバ・フォルト (VGS_GDF)
        9. 7.3.8.9  過熱警告 (OTW)
        10. 7.3.8.10 サーマル・シャットダウン (OTSD)
        11. 7.3.8.11 オフライン短絡とオープン負荷検出 (OOL / OSC)
        12. 7.3.8.12 障害検出と応答の概略表
    4. 7.4 デバイスの機能モード
      1. 7.4.1 非アクティブまたはスリープ状態
      2. 7.4.2 スタンバイ状態
      3. 7.4.3 動作状態
    5. 7.5 プログラミング
      1. 7.5.1 SPI インターフェイス
      2. 7.5.2 SPI フォーマット
      3. 7.5.3 複数スレーブに対する SPI インターフェイス
        1. 7.5.3.1 デイジー・チェーン内の複数のスレーブ用 SPI インターフェイス
    6. 7.6 レジスタ・マップ
      1. 7.6.1 ステータス・レジスタ
      2. 7.6.2 制御レジスタ
  8. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 ゲート・ドライバ構成
          1. 8.2.2.1.1 VCP 負荷計算の例
          2. 8.2.2.1.2 IDRIVE 計算例
        2. 8.2.2.2 電流シャント・アンプの構成
        3. 8.2.2.3 消費電力
      3. 8.2.3 アプリケーション曲線
  9. 9 電源に関する推奨事項
    1. 9.1 バルク容量
  10. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントのサポート
      1. 11.1.1 関連資料
      2. 11.1.2 Receiving Notification of Documentation Updates
    2. 11.2 サポート・リソース
    3. 11.3 商標
    4. 11.4 Electrostatic Discharge Caution
    5. 11.5 Glossary
  12. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • RHB|32
サーマルパッド・メカニカル・データ
発注情報

7.5.3.1 デイジー・チェーン内の複数のスレーブ用 SPI インターフェイス

複数のデバイスが同じ MCU と通信している場合に、DRV8106-Q1 デバイスをデイジー・チェーン構成で接続することで GPIO ポートを節約できます。図 7-21 には、3 つのデバイスを直列に接続する場合のトポロジを波形で示しています。

GUID-DB7D7F43-8B97-4907-911F-420C2DB3A3E9-low.gif図 7-21 デイジー・チェーン SPI 動作

前述のチェーン内の最初のデバイスは、マスタ・コントローラから以下のフォーマットでデータを受信します。図 7-21 の SDI1 を参照してください。

  • 2 バイトのヘッダ
  • 3 バイトのアドレス
  • 3 バイトのデータ

チェーンを経由してデータが送信されると、マスタ・コントローラは以下のフォーマットでデータを受信します。図 7-21 の SDO3 を参照してください。

  • 3 バイトのステータス
  • 2 バイトのヘッダ (コントローラが送信した情報と同一であること)
  • 3 バイトのレポート

ヘッダ・バイトには、チェーン接続されたデバイス数とグローバル障害クリア・コマンドの情報が含まれています。グローバル障害クリア・コマンドとは、すべてのデバイスのフォルト・レジスタをチップ選択 (nSCS) 信号の立ち上がりエッジでクリアするコマンドです。N5～N0 は、図 7-22 のようにチェーン内のデバイスの数を示す 6 ビットの値です。各デイジー・チェーン接続に、最大 63 個のデバイスを直列に接続できます。

HDR2 レジスタの下位 5 ビットは、MCU がデイジー・チェーン接続の整合性を判断するために使えるドント・ケア・ビットです。ヘッダ・バイトは、上位 2 ビットが 10 で始まる必要があります。

GUID-05560C41-139F-4D36-9B8E-0B2C004FCF22-low.gif図 7-22 ヘッダ・ビット

図 7-23 に示すように、ステータス・バイトは、デイジー・チェーン内の各デバイスのフォルト・ステータス・レジスタに関する情報を提供します。このため、マスタ・コントローラが読み取りコマンドを実行して、特定のデバイスからフォルト・ステータスを読み取る必要はありません。これにより、追加の読み取りコマンド使用することなく、システムは、デバイス内でフラグが立ったフォルト状況をより効率的に特定できます。

GUID-54D37D09-A72B-4D54-A527-F4834212311D-low.gif図 7-23 デイジー・チェーン読み取りレジスタ

データがデバイスを通過する際、デバイスは最初のヘッダ・バイトの前に受信したステータス・バイトの数を数えることで、チェーン内の自身の位置を判断します。たとえば、この 3 デバイス構成でチェーン内のデバイス 2 は、HDR1 バイトを受信してから HDR2 バイトを受診する前に、2 つのステータス・バイトを受信します。

ステータス・バイトが 2 つなので、チェーン内の位置が 2 番目であることがわかります。また、HDR2 バイトから、チェーン内に接続されているデバイスの数がわかります。このようにして、そのデバイスに対応するアドレスおよびデータ・バイトのみをバッファに読み込み、その他のビットは無視してバイパスします。このプロトコルは、チェーン接続した最大 63 台のデバイスのシステムにレイテンシを追加せずに高速な通信を可能にします。

アドレスおよびデータ・バイトは、単一デバイス接続と同じです。前述の図に示すとおり、レポート・バイト (R1～R3) は、アクセス中のレジスタの内容です。

GUID-CC4ED4BE-9AD2-440D-8237-39FA54FBCD6E-low.gif図 7-24 SPI スレーブのタイミング図