JAJSKG7B June   2021  – August 2021 DRV8212

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 デバイスの比較
  6. 6 ピン構成および機能
  7. 7 仕様
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 電気的特性
    6. 7.6 DSG パッケージの標準特性
    7. 7.7 DRL パッケージの標準特性
  8. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 外付け部品
      2. 8.3.2 制御モード
        1. 8.3.2.1 PWM 制御モード (DSG：MODE = 0 かつ DRL)
        2. 8.3.2.2 PH/EN 制御モード (DSG: MODE = 1)
        3. 8.3.2.3 ハーフブリッジ制御モード (DSG: MODE = Hi-Z)
      3. 8.3.3 保護回路
        1. 8.3.3.1 電源の低電圧誤動作防止 (UVLO)
        2. 8.3.3.2 OUTx 過電流保護 (OCP)
        3. 8.3.3.3 過熱検出保護 (TSD)
      4. 8.3.4 ピン構造図
        1. 8.3.4.1 ロジックレベル入力
        2. 8.3.4.2 トライレベル入力
    4. 8.4 デバイスの機能モード
      1. 8.4.1 アクティブ・モード
      2. 8.4.2 低消費電力スリープ・モード
      3. 8.4.3 フォルト・モード
  9. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 フルブリッジ駆動
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
          1. 9.2.1.2.1 電源電圧
          2. 9.2.1.2.2 制御インターフェイス
          3. 9.2.1.2.3 低消費電力動作
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 ハーフブリッジ駆動
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 詳細な設計手順
          1. 9.2.2.2.1 電源電圧
          2. 9.2.2.2.2 制御インターフェイス
          3. 9.2.2.2.3 低消費電力動作
        3. 9.2.2.3 アプリケーション曲線
      3. 9.2.3 デュアルコイル・リレーの駆動
        1. 9.2.3.1 設計要件
        2. 9.2.3.2 詳細な設計手順
          1. 9.2.3.2.1 電源電圧
          2. 9.2.3.2.2 制御インターフェイス
          3. 9.2.3.2.3 低消費電力動作
        3. 9.2.3.3 アプリケーション曲線
      4. 9.2.4 電流センス
        1. 9.2.4.1 設計要件
        2. 9.2.4.2 詳細な設計手順
          1. 9.2.4.2.1 シャント抵抗の決定
          2. 9.2.4.2.2 RCフィルタ
    3. 9.3 電流能力と熱性能
      1. 9.3.1 消費電力および出力電流特性
      2. 9.3.2 熱性能
        1. 9.3.2.1 定常状態熱性能
        2. 9.3.2.2 過渡熱性能
  10. 10電源に関する推奨事項
    1. 10.1 バルク容量
  11. 11レイアウト
    1. 11.1 レイアウトのガイドライン
    2. 11.2 レイアウト例
  12. 12デバイスおよびドキュメントのサポート
    1. 12.1 ドキュメントのサポート
      1. 12.1.1 関連資料
    2. 12.2 Receiving Notification of Documentation Updates
    3. 12.3 サポート・リソース
    4. 12.4 商標
    5. 12.5 Electrostatic Discharge Caution
    6. 12.6 Glossary
  13. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

9.3.2 熱性能

データシートに規定する接合部から周囲への熱抵抗 RθJA は、おもに各種ドライバの比較または熱性能の概算に役立ちます。しかし、実際のシステム性能は、PCB 層構成 (スタックアップ)、配線、ビア数、サーマル・パッド周りの銅面積に応じて、この値よりも良くなったり、悪くなったりします。ドライバが特定の電流を駆動する時間の長さもまた、消費電力や熱性能に影響を与えます。ここでは、定常状態および過渡熱条件での設計方法について考察します。

このセクションのデータは、次の基準を使用してシミュレーションしたものです。

WSON (DSG パッケージ)

  • 2 層 PCB、標準 FR4、1oz (35µm 銅箔厚) または 2oz 銅箔厚。サーマル・ビアはサーマル・パッドの下にのみ配置 (2 個のビア、1.2mm 間隔、0.3mm 直径、0.025mm 銅メッキ)。
    • 上層：DRV8212 WSON パッケージ・フットプリントおよび銅プレーン・ヒートシンク。シミュレーションでは、上層の銅領域が変化しています。
    • 下層：DRV8212 用にサーマル・パッドの下でビアを介して熱的に接続されたグランド・プレーン。下層の銅領域は、上部の銅領域によって異なります。
  • 4 層 PCB、標準 FR4。外側のプレーンは 1oz (35µm 銅箔厚) または 2oz 銅箔厚。内側のプレーンは 1oz で一定。サーマル・ビアはサーマル・パッドの下にのみ配置 (2 個のビア、1.2mm 間隔、0.3mm 直径、0.025mm 銅メッキ)。
    • 上層：DRV8212 WSON パッケージ・フットプリントおよび銅プレーン・ヒートシンク。シミュレーションでは、上層の銅領域が変化しています。
    • 中間層 1：DRV8212 サーマル・パッドにビアを介して熱的に接続された GND プレーン。グランド・プレーンの領域は 74.2mm x 74.2mm です。
    • 中間層 2：電源プレーン、熱的接続なし。電源プレーンの領域は 74.2mm x 74.2mm です。
    • 下層：DRV8212 の下に小さな銅パッドを設け、上層および内部 GND プレーンから打ったビアで熱的に接続した信号層。下層のサーマル・パッドはパッケージと同じサイズ (2 mm x 2 mm)。上層の銅プレーンが変化しても、下層のパッドのサイズは一定。

HTSSOP パッケージについてシミュレーションした基板の例を 図 9-29 に示します。表 9-7 に、各シミュレーションで変化させた基板の寸法を示します。

GUID-20201208-CA0I-WKBX-LK2B-8SX5VSFGVQVN-low.gif図 9-29 WSON PCB モデルの上層
表 9-7 16 ピン PWP パッケージの寸法 A
銅 (Cu) 面積 (mm2) 寸法 A (mm)
2 15.11
4 20.98
8 29.27
16 40.99

SOT (DRL パッケージ)

  • 2 層 PCB、標準 FR4、1oz (35µm 銅箔厚) または 2oz 銅箔厚。サーマル・ビアはパッケージのフットプリントの下にのみ配置 (2 個のビア、1.2mm 間隔、0.3mm 直径、0.025mm 銅メッキ)。
    • 上層：DRV8212 SOT パッケージのフットプリントと、銅プレーンのヒートシンク。シミュレーションでは、上層の銅領域が変化しています。
    • 下層：DRV8212DRL パッケージのフットプリントの下で、ビアを介して熱的に接続されるグランド・プレーン。下層の銅領域は、上部の銅領域によって異なります。
  • 4 層 PCB、標準 FR4。外側のプレーンは 1oz (35µm 銅箔厚) または 2oz 銅箔厚。内側のプレーンは 1oz で一定。サーマル・ビアは、DRV8212DRL パッケージのフットプリントの下にのみ配置 (2 個のビア、1.2mm 間隔、0.3mm 直径、0.025mm 銅メッキ)。
    • 上層：DRV8212 SOT パッケージのフットプリントと、銅プレーンのヒートシンク。シミュレーションでは、上層の銅領域が変化しています。
    • 中間層 1：DRV8212DRL パッケージのフットプリントの下で、ビアを介して熱的に接続される GND プレーン。グランド・プレーンの領域は 74.2mm x 74.2mm です。
    • 中間層 2：電源プレーン、熱的接続なし。電源プレーンの領域は 74.2mm x 74.2mm です。
    • 下層：DRV8212DRL の下に小さな銅パッドを設け、上層および内部 GND プレーンから打ったビアで熱的に接続した信号層。下層のサーマル・パッドはパッケージと同じサイズ (1.2 mm x 1.6 mm)。上層の銅プレーンが変化しても、下層のパッドのサイズは一定。

HTSSOP パッケージについてシミュレーションした基板の例を 図 9-30 に示します。表 9-8 に、各シミュレーションで変化させた基板の寸法を示します。

図 9-30 SOT PCB モデルの上層
表 9-8 16 ピン PWP パッケージの寸法 A
銅 (Cu) 面積 (mm2) 寸法 A (mm)
2 15.11
4 20.98
8 29.27
16 40.99