JAJSNT6C December   2021  – August 2022 DRV8243-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 デバイスの比較
  6. 6 ピン構成および機能
    1. 6.1 HW バリアント
      1. 6.1.1 HVSSOP (28) パッケージ
      2. 6.1.2 VQFN-HR (14) パッケージ
    2. 6.2 SPI バリアント
      1. 6.2.1 HVSSOP (28) パッケージ
      2. 6.2.2 VQFN-HR (14) パッケージ
  7. 7 仕様
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 電気的特性
      1. 7.5.1  電源および初期化
      2. 7.5.2  ロジック I/O
      3. 7.5.3  SPI I/O
      4. 7.5.4  構成ピン - HW バリアントのみ
      5. 7.5.5  パワー FET パラメータ
      6. 7.5.6  ハイサイド還流のスイッチング・パラメータ
      7. 7.5.7  ローサイド還流のスイッチング・パラメータ
      8. 7.5.8  IPROPI および ITRIP レギュレーション
      9. 7.5.9  過電流保護 (OCP)
      10. 7.5.10 過熱保護 (TSD)
      11. 7.5.11 電圧監視
      12. 7.5.12 負荷監視
      13. 7.5.13 フォルトの再試行設定
      14. 7.5.14 過渡熱インピーダンスと電流能力
    6. 7.6 SPI のタイミング要件
    7. 7.7 スイッチング波形
      1. 7.7.1 出力スイッチング遷移
        1. 7.7.1.1 ハイサイド還流
        2. 7.7.1.2 ローサイド還流
      2. 7.7.2 ウェークアップ遷移
        1. 7.7.2.1 HW バリアント
        2. 7.7.2.2 SPI バリアント
      3. 7.7.3 フォルト応答の遷移
        1. 7.7.3.1 再試行設定
        2. 7.7.3.2 ラッチ設定
    8. 7.8 代表的特性
  8. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
      1. 8.2.1 HW バリアント
      2. 8.2.2 SPI バリアント
    3. 8.3 機能説明
      1. 8.3.1 外付け部品
        1. 8.3.1.1 HW バリアント
        2. 8.3.1.2 SPI バリアント
      2. 8.3.2 ブリッジの制御
        1. 8.3.2.1 PH/EN モード
        2. 8.3.2.2 PWM モード
        3. 8.3.2.3 独立モード
        4. 8.3.2.4 レジスタ - ピン制御 - SPI バリアントのみ
      3. 8.3.3 デバイス構成
        1. 8.3.3.1 スルーレート (SR)
        2. 8.3.3.2 IPROPI
        3. 8.3.3.3 ITRIP レギュレーション
        4. 8.3.3.4 DIAG
          1. 8.3.3.4.1 HW バリアント
          2. 8.3.3.4.2 SPI バリアント
      4. 8.3.4 保護および診断機能
        1. 8.3.4.1 過電流保護 (OCP)
        2. 8.3.4.2 過熱保護 (TSD)
        3. 8.3.4.3 オフ状態診断 (OLP)
        4. 8.3.4.4 オン状態診断 (OLA) - SPI バリアントのみ
        5. 8.3.4.5 VM 過電圧監視
        6. 8.3.4.6 VM 低電圧監視
        7. 8.3.4.7 パワーオンリセット (POR)
        8. 8.3.4.8 イベントの優先順位
    4. 8.4 デバイスの機能状態
      1. 8.4.1 スリープ状態
      2. 8.4.2 スタンバイ状態
      3. 8.4.3 スタンバイ状態へのウェークアップ
      4. 8.4.4 アクティブ状態
      5. 8.4.5 nSLEEP リセット・パルス (HW バリアントのみ)
    5. 8.5 プログラミング - SPI バリアントのみ
      1. 8.5.1 SPI インターフェイス
      2. 8.5.2 標準フレーム
      3. 8.5.3 複数ペリフェラルに対するSPI インターフェイス
        1. 8.5.3.1 複数のペリフェラルに対するデイジー・チェーン・フレーム
    6. 8.6 レジスタ・マップ - SPI バリアントのみ
      1. 8.6.1 ユーザー・レジスタ
  9. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 負荷の概要
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 HW バリアント
      2. 9.2.2 SPI バリアント
  10. 10電源に関する推奨事項
    1. 10.1 バルク容量の決定
  11. 11レイアウト
    1. 11.1 レイアウトのガイドライン
    2. 11.2 レイアウト例
  12. 12デバイスおよびドキュメントのサポート
    1. 12.1 ドキュメントのサポート
      1. 12.1.1 関連資料
    2. 12.2 ドキュメントの更新通知を受け取る方法
    3. 12.3 コミュニティ・リソース
    4. 12.4 商標
  13. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.3.2.4 レジスタ - ピン制御 - SPI バリアントのみ

SPI バリアントでは、SPI_IN レジスタの特定のレジスタ・ビット、S_DRVOFF、S_DRVOFF2、S_EN_IN1、S_PH_IN2 を使って、ブリッジを制御できます。これはSPI_IN レジスタがロック解除されている場合に限ります。 ユーザー は、COMMAND レジスタの SPI_IN_LOCK ビットに適切な組み合わせを書き込むことで、このレジスタのロックを解除できます。

さらに、ユーザーは、各外部入力ピンと、SPI_IN レジスタの等価レジスタ・ビットとの AND / OR ロジックによる組み合わせを設定することができます。このロジックの設定は、CONFIG4 レジスタの、次に示す等価セレクト・ビットを使って行われます。

  • DRVOFF_SEL、EN_IN1_SEL、および PH_IN2 _SEL
出力の制御は、前のセクションに記載した真理値表と同様ですが、これらのロジックの組み合わせ入力を使います。組み合わせ入力の内容は以下のとおりです。
  • 組み合わせ入力 = ピン入力 OR 等価 SPI_IN レジスタ・ビット (等価 CONFIG4 セレクト・ビット = 1'b0 の場合)
  • 組み合わせ入力 = ピン入力 AND 等価 SPI_IN レジスタ・ビット (等価 CONFIG4 セレクト・ビット = 1'b1 の場合)
  • 独立モードの場合：
    • DRVOFF2 の組み合わせ = DRVOFF ピン OR S_DRVOFF2 ビット (DRVOFF_SEL ビット = 1'b0 の場合)
    • DRVOFF2 の組み合わせ = DRVOFF ピン AND S_DRVOFF2 ビット (DRVOFF_SEL ビット = 1'b1 の場合)
スリープ機能については、外部 nSLEEP ピンが必要であることに注意してください。

このロジックの組み合わせにより、次の表に示すように、より多くの異なる構成をユーザーに提供できます。

表 8-9 レジスタ - ピン制御の例
例 CONFIG4：xxx_SEL ビット PIN ステータス SPI_IN ビット・ステータス コメント
DRVOFF を冗長シャットオフとして使用 DRVOFF_SEL = 1’b0 DRVOFF アクティブ S_DRVOFF アクティブ DRVOFF ピン = 1 または S_DRVOFF ビット = 1 のいずれかの条件で、出力シャットオフ
ピンのみで制御 DRVOFF_SEL = 1’b1 DRVOFF アクティブ S_DRVOFF = 1'b1 DRVOFF ピンの機能のみを利用
レジスタのみで制御 PH_IN2_SEL ビット = 1'b0 PH/IN2 - GND へ短絡またはフローティング S_PH_IN2 アクティブ PH (方向) をレジスタ・ビットのみで制御