JAJSNT6C December   2021  – August 2022 DRV8243-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 デバイスの比較
  6. 6 ピン構成および機能
    1. 6.1 HW バリアント
      1. 6.1.1 HVSSOP (28) パッケージ
      2. 6.1.2 VQFN-HR (14) パッケージ
    2. 6.2 SPI バリアント
      1. 6.2.1 HVSSOP (28) パッケージ
      2. 6.2.2 VQFN-HR (14) パッケージ
  7. 7 仕様
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 電気的特性
      1. 7.5.1  電源および初期化
      2. 7.5.2  ロジック I/O
      3. 7.5.3  SPI I/O
      4. 7.5.4  構成ピン - HW バリアントのみ
      5. 7.5.5  パワー FET パラメータ
      6. 7.5.6  ハイサイド還流のスイッチング・パラメータ
      7. 7.5.7  ローサイド還流のスイッチング・パラメータ
      8. 7.5.8  IPROPI および ITRIP レギュレーション
      9. 7.5.9  過電流保護 (OCP)
      10. 7.5.10 過熱保護 (TSD)
      11. 7.5.11 電圧監視
      12. 7.5.12 負荷監視
      13. 7.5.13 フォルトの再試行設定
      14. 7.5.14 過渡熱インピーダンスと電流能力
    6. 7.6 SPI のタイミング要件
    7. 7.7 スイッチング波形
      1. 7.7.1 出力スイッチング遷移
        1. 7.7.1.1 ハイサイド還流
        2. 7.7.1.2 ローサイド還流
      2. 7.7.2 ウェークアップ遷移
        1. 7.7.2.1 HW バリアント
        2. 7.7.2.2 SPI バリアント
      3. 7.7.3 フォルト応答の遷移
        1. 7.7.3.1 再試行設定
        2. 7.7.3.2 ラッチ設定
    8. 7.8 代表的特性
  8. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
      1. 8.2.1 HW バリアント
      2. 8.2.2 SPI バリアント
    3. 8.3 機能説明
      1. 8.3.1 外付け部品
        1. 8.3.1.1 HW バリアント
        2. 8.3.1.2 SPI バリアント
      2. 8.3.2 ブリッジの制御
        1. 8.3.2.1 PH/EN モード
        2. 8.3.2.2 PWM モード
        3. 8.3.2.3 独立モード
        4. 8.3.2.4 レジスタ - ピン制御 - SPI バリアントのみ
      3. 8.3.3 デバイス構成
        1. 8.3.3.1 スルーレート (SR)
        2. 8.3.3.2 IPROPI
        3. 8.3.3.3 ITRIP レギュレーション
        4. 8.3.3.4 DIAG
          1. 8.3.3.4.1 HW バリアント
          2. 8.3.3.4.2 SPI バリアント
      4. 8.3.4 保護および診断機能
        1. 8.3.4.1 過電流保護 (OCP)
        2. 8.3.4.2 過熱保護 (TSD)
        3. 8.3.4.3 オフ状態診断 (OLP)
        4. 8.3.4.4 オン状態診断 (OLA) - SPI バリアントのみ
        5. 8.3.4.5 VM 過電圧監視
        6. 8.3.4.6 VM 低電圧監視
        7. 8.3.4.7 パワーオンリセット (POR)
        8. 8.3.4.8 イベントの優先順位
    4. 8.4 デバイスの機能状態
      1. 8.4.1 スリープ状態
      2. 8.4.2 スタンバイ状態
      3. 8.4.3 スタンバイ状態へのウェークアップ
      4. 8.4.4 アクティブ状態
      5. 8.4.5 nSLEEP リセット・パルス (HW バリアントのみ)
    5. 8.5 プログラミング - SPI バリアントのみ
      1. 8.5.1 SPI インターフェイス
      2. 8.5.2 標準フレーム
      3. 8.5.3 複数ペリフェラルに対するSPI インターフェイス
        1. 8.5.3.1 複数のペリフェラルに対するデイジー・チェーン・フレーム
    6. 8.6 レジスタ・マップ - SPI バリアントのみ
      1. 8.6.1 ユーザー・レジスタ
  9. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 負荷の概要
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 HW バリアント
      2. 9.2.2 SPI バリアント
  10. 10電源に関する推奨事項
    1. 10.1 バルク容量の決定
  11. 11レイアウト
    1. 11.1 レイアウトのガイドライン
    2. 11.2 レイアウト例
  12. 12デバイスおよびドキュメントのサポート
    1. 12.1 ドキュメントのサポート
      1. 12.1.1 関連資料
    2. 12.2 ドキュメントの更新通知を受け取る方法
    3. 12.3 コミュニティ・リソース
    4. 12.4 商標
  13. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

11.2 レイアウト例

次の図は、リード付きパッケージ・デバイス用の 4cm x 4cm x 1.6mm、4 層 PCB のレイアウト例を示しています。4 層は、最上層および最下層に 2 オンスの銅箔、内層電源層に 1 オンスの銅箔を使用しており、サーマルビアはドリル径 0.3mm で 0.025 mm の銅メッキ、最小ビアピッチ 1mm となっています。リードなしの VQFN-HR パッケージにも、同じレイアウトを採用できます。4 cm x 4 cm x 1.6mm に対する Topic Link Label7.5.14 は、同様のレイアウトに基づいています。

注：このレイアウト例は、SSOP パッケージの DRV824xQ1 デバイスを使ったフル・ブリッジ・トポロジを示しています。

GUID-20201223-CA0I-ZGRC-NDWW-L6GGB4SZFV9T-low.png図 11-1 レイアウト例：4cm x 4cm x 1.6mm、4 層 PCB