JAJSJP6B August 2018 – August 2021 DRV8350F , DRV8353F
PRODUCTION DATA
VM ピンの入力電源電圧が VVM_UV スレッショルドを下回ると、または VDRAIN ピンの電圧が VVDR_UV を下回ると常に、すべての外部 MOSFET がディスエーブルになり、nFAULT ピンが Low になります。また、SPI デバイスのレジスタでは、FAULT ビットと UVLO ビットが High にラッチされます。低電圧状態が解消されると、通常動作が再開されます (ゲート・ドライバの動作が再開され、nFAULT ピンが解放される)。UVLO ビットは、CLR_FLT ビットまたは ENABLE ピン・リセット・パルス (tRST) によってクリアされるまでセットされたまま維持されます。
VM 電源または VDRAIN の低電圧も、VCP チャージ・ポンプまたは VGLS レギュレータの低電圧状態が通知される原因となり得ます。VCP および VGLS 電源電圧は VM および VDRAIN ピン電圧の影響を受けるため、この動作が必要とされます。