JAJSJP6B August   2018  – August 2021 DRV8350F , DRV8353F

PRODUCTION DATA  

  1. 特長
  2. アプリケーション
  3. 概要
  4. 改訂履歴
  5. デバイス比較表
  6. ピン構成と機能
    1.     ピン機能 — 32 ピン DRV8350F デバイス
    2.     8
    3.     ピン機能 — 40 ピン DRV8353F デバイス
    4.     10
  7. 仕様
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 電気的特性
    6. 7.6 SPI のタイミング要件
    7. 7.7 代表的特性
  8. 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 3 相スマート・ゲート・ドライバ
        1. 8.3.1.1 PWM 制御モード
          1. 8.3.1.1.1 6x PWM モード (PWM_MODE = 00b または MODE ピンを AGND に接続)
          2. 8.3.1.1.2 3x PWM モード (PWM_MODE = 01b または MODE ピンを 47kΩ の抵抗を介して AGND に接続)
          3. 8.3.1.1.3 1x PWM モード (PWM_MODE = 10b または MODE ピン = Hi-Z)
          4. 8.3.1.1.4 独立 PWM モード (PWM_MODE = 11b または MODE ピンを DVDD に接続)
        2. 8.3.1.2 デバイス・インターフェイス・モード
          1. 8.3.1.2.1 シリアル・ペリフェラル・インターフェイス (SPI)
          2. 8.3.1.2.2 ハードウェア・インターフェイス
        3. 8.3.1.3 ゲート・ドライバ電源と入力電源の構成
        4. 8.3.1.4 スマート・ゲート・ドライブ・アーキテクチャ
          1. 8.3.1.4.1 IDRIVE:MOSFET スルーレート制御
          2. 8.3.1.4.2 TDRIVE:MOSFET ゲート駆動制御
          3. 8.3.1.4.3 伝搬遅延
          4. 8.3.1.4.4 MOSFET VDS 監視
          5. 8.3.1.4.5 VDRAIN 検出および基準電圧ピン
      2. 8.3.2 DVDD リニア電圧レギュレータ
      3. 8.3.3 ピン構造図
      4. 8.3.4 ローサイド電流シャント・アンプ (DRV8353F)
        1. 8.3.4.1 双方向電流検出の動作
        2. 8.3.4.2 単方向電流検出の動作 (SPI のみ)
        3. 8.3.4.3 アンプの較正モード
        4. 8.3.4.4 MOSFET VDS 検出モード (SPI のみ)
      5. 8.3.5 ゲート・ドライバ保護回路
        1. 8.3.5.1 VM 電源および VDRAIN 低電圧誤動作防止 (UVLO)
        2. 8.3.5.2 VCP チャージ・ポンプと VGLS レギュレータの低電圧誤動作防止 (GDUV)
        3. 8.3.5.3 MOSFET VDS 過電流保護 (VDS_OCP)
          1. 8.3.5.3.1 VDS ラッチ・シャットダウン (OCP_MODE = 00b)
          2. 8.3.5.3.2 VDS 自動リトライ (OCP_MODE = 01b)
          3. 8.3.5.3.3 VDS 通知のみ (OCP_MODE = 10b)
          4. 8.3.5.3.4 VDS ディスエーブル (OCP_MODE = 11b)
        4. 8.3.5.4 VSENSE 過電流保護 (SEN_OCP)
          1. 8.3.5.4.1 VSENSE ラッチ・シャットダウン (OCP_MODE = 00b)
          2. 8.3.5.4.2 VSENSE 自動リトライ (OCP_MODE = 01b)
          3. 8.3.5.4.3 VSENSE 通知のみ (OCP_MODE = 10b)
          4. 8.3.5.4.4 VSENSE ディスエーブル (OCP_MODE = 11b または DIS_SEN = 1b)
        5. 8.3.5.5 ゲート・ドライバのフォルト (GDF)
        6. 8.3.5.6 過電流ソフト・シャットダウン (OCP ソフト)
        7. 8.3.5.7 過熱警告 (OTW)
        8. 8.3.5.8 サーマル・シャットダウン (OTSD)
        9. 8.3.5.9 フォルト応答表
    4. 8.4 デバイスの機能モード
      1. 8.4.1 ゲート・ドライバの機能モード
        1. 8.4.1.1 スリープ・モード
        2. 8.4.1.2 動作モード
        3. 8.4.1.3 フォルト・リセット (CLR_FLT または ENABLE リセット・パルス)
    5. 8.5 プログラミング
      1. 8.5.1 SPI 通信
        1. 8.5.1.1 SPI
          1. 8.5.1.1.1 SPI フォーマット
    6. 8.6 レジスタ・マップ
      1. 8.6.1 ステータス・レジスタ
        1. 8.6.1.1 フォルト・ステータス・レジスタ 1 (アドレス = 0x00h)
        2. 8.6.1.2 フォルト・ステータス・レジスタ 2 (アドレス = 0x01h)
      2. 8.6.2 制御レジスタ
        1. 8.6.2.1 ドライバ制御レジスタ (アドレス = 0x02h)
        2. 8.6.2.2 ゲート駆動 HS レジスタ (アドレス = 0x03h)
        3. 8.6.2.3 ゲート駆動 LS レジスタ (アドレス = 0x04h)
        4. 8.6.2.4 OCP 制御レジスタ (アドレス = 0x05h)
        5. 8.6.2.5 CSA 制御レジスタ (DRV8353F のみ) (アドレス = 0x06h)
        6. 8.6.2.6 ドライバ構成レジスタ (DRV8353F のみ) (アドレス = 0x07h)
  9. アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 主要アプリケーション
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
          1. 9.2.1.2.1 外部 MOSFET のサポート
            1. 9.2.1.2.1.1 MOSFET の例
          2. 9.2.1.2.2 IDRIVE の設定
            1. 9.2.1.2.2.1 IDRIVE の例
          3. 9.2.1.2.3 VDS 過電流監視の設定
            1. 9.2.1.2.3.1 VDS 過電流の例
          4. 9.2.1.2.4 検出アンプの双方向設定 (DRV8353F)
            1. 9.2.1.2.4.1 検出アンプの例
          5. 9.2.1.2.5 シングル電源の消費電力
          6. 9.2.1.2.6 シングル電源の消費電力の例
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 代替アプリケーション
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 詳細な設計手順
          1. 9.2.2.2.1 検出アンプの単方向設定
            1. 9.2.2.2.1.1 検出アンプの例
            2. 9.2.2.2.1.2 デュアル電源の消費電力
            3. 9.2.2.2.1.3 デュアル電源の消費電力の例
  10. 10電源に関する推奨事項
    1. 10.1 バルク容量の決定
  11. 11レイアウト
    1. 11.1 レイアウトの注意点
    2. 11.2 レイアウト例
  12. 12デバイスおよびドキュメントのサポート
    1. 12.1 デバイスのサポート
      1. 12.1.1 デバイス命名規則
    2. 12.2 ドキュメントのサポート
      1. 12.2.1 関連資料
    3. 12.3 関連リンク
    4. 12.4 Receiving Notification of Documentation Updates
    5. 12.5 サポート・リソース
    6. 12.6 商標
    7. 12.7 Electrostatic Discharge Caution
    8. 12.8 Glossary
  13. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ(パッケージ|ピン)
サーマルパッド・メカニカル・データ
発注情報

概要

DRV835xF デバイス・ファミリは、3 相モータ駆動アプリケーション用の統合型 100V ゲート・ドライバです。これらのデバイスでは、3 つの独立したハーフ・ブリッジ・ゲート・ドライバ、ハイサイドおよびローサイド・ゲート・ドライバ電源電圧のためのチャージ・ポンプとリニア・レギュレータ、トリプル電流シャント・アンプ (オプション) を統合することで、システムの部品点数、コスト、複雑さを低減しています。標準のシリアル・ペリフェラル・インターフェイス (SPI) を使うと、デバイスの各種設定とフォルト診断情報の読み出しを外部コントローラから簡単に行うことができます。また、ハードウェア・インターフェイス (H/W) オプションを選択した場合、固定の外部抵抗を使用して、ごく一般的な設定を行うことができます。

本ゲート・ドライバは外付け N チャネル・ハイサイド / ローサイド・パワー MOSFET をサポートしており、25mA の平均出力電流で最大 1A (ソース) / 2A (シンク) のピーク駆動電流を供給できます。ハイサイド・ゲート駆動の電源電圧は、VCP 出力を VVDRAIN + 10.5V に安定化するダブラー・チャージ・ポンプ・アーキテクチャを使用して生成されます。ローサイド・ゲート駆動の電源電圧は、VGLS の出力を 14.5V にレギュレートする VM 電源からリニア・レギュレータを使用して生成されます。VGLS 電源は、GLx ローサイド・ゲート・ドライバ出力でさらに 11V にレギュレートされます。スマート・ゲート・ドライブ・アーキテクチャは出力ゲート駆動電流強度を動的に調整する機能を備えているため、ゲート・ドライバはパワー MOSFET の VDS スイッチング速度を制御できます。このため、外付けゲート駆動抵抗およびダイオードが不要になり、BOM の部品点数、コスト、PCB 面積の低減が可能です。このアーキテクチャでは、ゲート駆動の短絡に対する保護、ハーフブリッジのデッド・タイムの制御、外部パワー MOSFET の dV/dt 寄生ターンオンに対する保護のために、内部ステート・マシンも使っています。

本ゲート・ドライバは、シングル電源アーキテクチャとデュアル電源アーキテクチャのどちらでも動作できます。シングル電源アーキテクチャでは、VM を VDRAIN に接続することで、VM は適切な電源電圧に内部的にレギュレートされます。デュアル電源アーキテクチャでは、より高効率のスイッチング・レギュレータから供給する低電圧電源に VM を接続することで、本デバイスの効率を向上させることができます。どちらのアーキテクチャでも、VDRAIN は外部 MOSFET に接続されており、チャージ・ポンプと過電流モニタの適切な基準電圧を設定します。

DRV8353F デバイスには、ローサイド・シャント抵抗を使用して各外部ハーフブリッジを流れる電流のレベルを監視するために、3 つの双方向電流シャント・アンプが内蔵されています。シャント・アンプのゲイン設定は、SPI または SPI とのハードウェア・インターフェイスにより調整できるため、出力バイアス点をより柔軟に調整できます。

高いレベルでデバイスが統合されていることに加え、DRV835xF ファミリのデバイスには、広範な保護機能も組み込まれています。例えば、電源の低電圧誤動作防止 (UVLO)、ゲート駆動の低電圧誤動作防止 (GDUV)、VDS 過電流監視 (OCP)、ゲート・ドライバ短絡検出 (GDF)、過熱シャットダウン (OTW/OTSD) などの機能が挙げられます。フォルト・イベントは nFAULT ピンにより通知され、SPI 版のデバイスでは SPI レジスタで詳細情報を取得できます。

DRV835xF ファミリのデバイスは、0.5mm ピン・ピッチの QFN 表面実装パッケージで供給されます。QFN サイズは 32 ピン・パッケージで 5 × 5mm、40 ピン・パッケージで 6 × 6mm です。