JAJSIH1B May   2020  – May 2024 DRV8705-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5.   デバイス比較表
  6. 4 ピン構成
  7. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 タイミング図
    8. 5.8 代表的特性
  8. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 外付け部品
      2. 6.3.2 デバイス・インターフェイス・バリアント
        1. 6.3.2.1 シリアル・ペリフェラル・インターフェイス (SPI)
        2. 6.3.2.2 ハードウェア (H/W)
      3. 6.3.3 入力 PWM モード
        1. 6.3.3.1 ハーフブリッジ制御
        2. 6.3.3.2 H ブリッジ制御
        3. 6.3.3.3 分割 HS/LS ソレノイド制御
      4. 6.3.4 スマート・ゲート・ドライバ
        1. 6.3.4.1 機能ブロック図
        2. 6.3.4.2 スルーレート制御 (IDRIVE)
        3. 6.3.4.3 ゲート・ドライブ・ステート・マシン (TDRIVE)
      5. 6.3.5 電圧増倍 (単段) チャージ・ポンプ
      6. 6.3.6 ローサイド差動電流シャント・アンプ
      7. 6.3.7 ピン配置
        1. 6.3.7.1 ロジック・レベル入力ピン (DRVOFF、IN1/EN、IN2/PH、nHIZx、nSLEEP、nSCS、SCLK、SDI)
        2. 6.3.7.2 ロジック・レベル・プッシュプル出力 (SDO)
        3. 6.3.7.3 ロジック・レベル・オープン・ドレイン出力 (nFAULT)
        4. 6.3.7.4 クワッドレベル入力 (GAIN)
        5. 6.3.7.5 6 レベル入力 (IDRIVE、VDS)
      8. 6.3.8 保護および診断機能
        1. 6.3.8.1  ゲート・ドライバのディセーブルとイネーブル (DRVOFF と EN_DRV)
        2. 6.3.8.2  フォルト・リセット (CLR_FLT)
        3. 6.3.8.3  DVDD ロジック電源パワーオン・リセット (DVDD_POR)
        4. 6.3.8.4  PVDD 電源低電圧監視 (PVDD_UV)
        5. 6.3.8.5  PVDD 電源過電圧監視 (PVDD_OV)
        6. 6.3.8.6  VCP チャージ・ポンプ低電圧誤動作防止 (VCP_UV)
        7. 6.3.8.7  MOSFET VDS 過電流保護 (VDS_OCP)
        8. 6.3.8.8  ゲート・ドライバ・フォルト (VGS_GDF)
        9. 6.3.8.9  過熱警告 (OTW)
        10. 6.3.8.10 サーマル・シャットダウン (OTSD)
        11. 6.3.8.11 オフライン短絡とオープン負荷検出 (OOL / OSC)
        12. 6.3.8.12 障害検出と応答の概略表
    4. 6.4 デバイスの機能モード
      1. 6.4.1 非アクティブまたはスリープ状態
      2. 6.4.2 スタンバイ状態
      3. 6.4.3 動作状態
    5. 6.5 プログラミング
      1. 6.5.1 SPI インターフェイス
      2. 6.5.2 SPI フォーマット
      3. 6.5.3 複数スレーブに対する SPI インターフェイス
        1. 6.5.3.1 デイジー・チェーン内の複数のスレーブ用 SPI インターフェイス
  9. 7 レジスタ・マップ
    1. 7.1 ステータス・レジスタ
    2. 7.2 制御レジスタ
  10. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 ゲート・ドライバ構成
          1. 8.2.2.1.1 VCP 負荷計算の例
          2. 8.2.2.1.2 IDRIVE 計算例
        2. 8.2.2.2 電流シャント・アンプの構成
        3. 8.2.2.3 消費電力
  11. 9 電源に関する推奨事項
    1. 9.1 バルク容量
  12. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
  13. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントのサポート
      1. 11.1.1 関連資料
      2. 11.1.2 ドキュメントの更新通知を受け取る方法
    2. 11.2 サポート・リソース
    3. 11.3 商標
    4. 11.4 静電気放電に関する注意事項
    5. 11.5 用語集
  14. 12改訂履歴
  15. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • RHB|32
サーマルパッド・メカニカル・データ
発注情報

6.3.8.4 PVDD 電源低電圧監視 (PVDD_UV)

PVDD ピンの電源電圧が VPVDD_UV スレッショルドを下回る状態が、tPVDD_UV_DG 時間より長く続くと常に、DRV8705-Q1 は PVDD 低電圧状態を検出します。低電圧状態の検出後、ゲート・ドライバ・プルダウンはイネーブル、チャージ・ポンプはディセーブルになり、nFAULT ピン、FAULT レジスタ・ビット、および PVDD_UV レジスタ・ビットがアサートされます。

SPI デバイス・バリアントでは、PVDD 低電圧監視が PVDD_UV_MODE レジスタ設定により、2 つの異なるモードで回復できます。

  • ラッチ・フォルト・モード：低電圧状態の解消後、CLR_FLT が発行されるまでは、フォルト状態はラッチされたままで、チャージ・ポンプはディセーブルに維持されます。
  • 自動回復モード：低電圧状態が解消されると、nFAULT ピンと FAULT レジスタのビットが自動的にクリアされ、チャージ・ポンプは自動的に再びイネーブルになります。PVDD_UV レジスタ・ビットは、CLR_FLT が発行されるまでラッチされたままです。

H/W デバイス・バリアントでは、PVDD 低電圧監視は自動回復モードに固定されています。