JAJSFL8C July   2018  – December 2023 DRV8847

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 改訂履歴
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 I2C のタイミング要件
    7. 6.7 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 PWM モーター・ドライバ
      2. 7.3.2 ブリッジ動作
        1. 7.3.2.1 順方向動作
        2. 7.3.2.2 逆方向動作
        3. 7.3.2.3 コースト動作 (高速減衰)
        4. 7.3.2.4 ブレーキ動作 (低速減衰)
      3. 7.3.3 ブリッジ制御
        1. 7.3.3.1 4ピン・インターフェイス
        2. 7.3.3.2 2ピン・インターフェイス
        3. 7.3.3.3 並列ブリッジ・インターフェイス
        4. 7.3.3.4 独立のブリッジ・インターフェイス
      4. 7.3.4 電流レギュレーション
      5. 7.3.5 電流再循環および減衰モード
      6. 7.3.6 トルク スカラー
      7. 7.3.7 ステッピング・モード
        1. 7.3.7.1 フル ステッピング モード (4 ピン インターフェイス)
        2. 7.3.7.2 フル ステッピング モード (2 ピン インターフェイス)
        3. 7.3.7.3 ハーフ ステッピング モード (非駆動高速減衰の場合)
        4. 7.3.7.4 ハーフ ステッピング モード (非駆動低速減衰の場合)
      8. 7.3.8 モーター ドライバ保護回路
        1. 7.3.8.1 過電流保護 (OCP)
          1. 7.3.8.1.1 OCP 自動リトライ (ハードウェア デバイスおよびソフトウェア デバイス (OCPR = 0b))
          2. 7.3.8.1.2 OCP ラッチ モード (ソフトウェア デバイス (OCPR = 1b))
          3. 7.3.8.1.3 42
        2. 7.3.8.2 サーマル・シャットダウン (TSD)
        3. 7.3.8.3 VM 低電圧誤動作防止 (VM_UVLO)
        4. 7.3.8.4 オープン負荷検出(OLD)
          1. 7.3.8.4.1 フル ブリッジ開放負荷検出
          2. 7.3.8.4.2 VM に接続された負荷
          3. 7.3.8.4.3 GND に接続された負荷
    4. 7.4 デバイスの機能モード
    5. 7.5 プログラミング
      1. 7.5.1 I2C通信
        1. 7.5.1.1 I2C 書き込み
        2. 7.5.1.2 I2C 読み出し
      2. 7.5.2 マルチスレーブ動作
    6. 7.6 レジスタ・マップ
      1. 7.6.1 スレーブ アドレス レジスタ (アドレス = 0x00) [リセット = 0x60]
      2. 7.6.2 IC1 制御レジスタ (アドレス = 0x01) [リセット = 0x00]
      3. 7.6.3 IC2 制御レジスタ (アドレス = 0x02) [リセット = 0x00]
      4. 7.6.4 スルーレートとフォルト ステータス 1 レジスタ (アドレス = 0x03) [リセット = 0x40]
      5. 7.6.5 フォルト ステータス 2 レジスタ (アドレス = 0x04) [リセット = 0x00]
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 ステッピング・モータ・アプリケーション
        1. 8.2.1.1 設計要件
        2. 8.2.1.2 詳細な設計手順
          1. 8.2.1.2.1 ステッピング・モード
            1. 8.2.1.2.1.1 フル・ステッピング動作
            2. 8.2.1.2.1.2 ハーフ・ステッピング動作と高速減衰
            3. 8.2.1.2.1.3 ハーフ・ステッピング動作と低速減衰
          2. 8.2.1.2.2 電流レギュレーション
        3. 8.2.1.3 アプリケーション曲線
      2. 8.2.2 デュアル BDC モータ・アプリケーション
        1. 8.2.2.1 設計要件
        2. 8.2.2.2 詳細な設計手順
          1. 8.2.2.2.1 モータ電圧
          2. 8.2.2.2.2 電流レギュレーション
          3. 8.2.2.2.3 センス抵抗
      3. 8.2.3 開放負荷の実装
        1. 8.2.3.1 開放負荷検出回路
        2. 8.2.3.2 グランドに接続された負荷の OLD
          1. 8.2.3.2.1 ハーフ ブリッジの開放
          2. 8.2.3.2.2 ハーフ ブリッジの短絡
          3. 8.2.3.2.3 接続された負荷
        3. 8.2.3.3 電源 (VM) に接続された負荷の OLD
          1. 8.2.3.3.1 ハーフ ブリッジの開放
          2. 8.2.3.3.2 ハーフ ブリッジの短絡
          3. 8.2.3.3.3 接続された負荷
        4. 8.2.3.4 フル ブリッジに接続された負荷の OLD
          1. 8.2.3.4.1 フル ブリッジ開放
            1. 8.2.3.4.1.1 ハーフ ブリッジ 1 のハイサイド コンパレータ (OL1_HS)
            2. 8.2.3.4.1.2 ハーフ ブリッジ 2 のローサイド コンパレータ (OL2_LS)
          2. 8.2.3.4.2 フル ブリッジの短絡
            1. 8.2.3.4.2.1 ハーフ ブリッジ 1 のハイサイド コンパレータ (OL1_HS)
            2. 8.2.3.4.2.2 ハーフ ブリッジ 2 のローサイド コンパレータ (OL2_LS)
          3. 8.2.3.4.3 フル ブリッジで接続された負荷
            1. 8.2.3.4.3.1 ハーフ ブリッジ 1 のハイサイド コンパレータ (OL1_HS)
            2. 8.2.3.4.3.2 ハーフ ブリッジ 2 のローサイド コンパレータ (OL2_LS)
  10.   電源に関する推奨事項
    1. 9.1 バルク容量の決定
  11. 9 レイアウト
    1. 9.1 レイアウトのガイドライン
    2. 9.2 レイアウト例
    3. 9.3 熱に関する注意事項
      1. 9.3.1 最大出力電流
      2. 9.3.2 過熱保護
    4. 9.4 電力散逸
  12. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイス・サポート (オプション)
      1. 10.1.1 開発サポート (オプション)
      2. 10.1.2 デバイスの命名規則 (オプション)
    2. 10.2 ドキュメントのサポート
      1. 10.2.1 関連資料
    3. 10.3 ドキュメントの更新通知を受け取る方法
    4. 10.4 コミュニティ・リソース
    5. 10.5 商標
  13. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • PW|16
  • PWP|16
  • RTE|16
サーマルパッド・メカニカル・データ
発注情報

8.2.3.3 電源 (VM) に接続された負荷の OLD

図 8-20 に、内部 OLD 回路を持つ電源 (VM) に接続された負荷を示します。ローサイドの開放負荷シーケンスがアクティブになると (SW1_HS がオフ、SW1_LS がオン)、電流シンク (IOL_PD) が OUT1 ノードを電源電圧 (VVM) にプルダウンし、電流は電源 (VM) から接続負荷 (RL) を介してグランドに流れます。このとき、負荷の有無によって、以下の 3 つのケースが考えられます。

GUID-29C5AEB2-1CBC-421F-92FE-EF4F26F554C0-low.gif図 8-20 電源電圧 (VM) に接続された負荷の開放負荷検出回路