LVDS レシーバは、小さな差動信号 (20mV) を CMOS ロジック レベルまで増幅する高ゲインの高速デバイスです。レシーバのゲインが高く、スレッショルドが厳密であるため、ノイズが有効な信号として認識されないように注意する必要があります。

レシーバ内部のフェイルセーフ回路は、少量の電流をソース / シンクするように設計されており、レシーバ入力のフローティング、終端、短絡に対してフェイルセーフ保護 (High 出力電圧の安定した既知の状態) を供給します。

1. 開放入力ピン。DS90LV012A と DS90LT012A はシングル レシーバ デバイスです。レシーバ入力をグランドまたは電源電圧に接続する必要はありません。内部フェイルセーフ回路により、開放入力に対しても、出力は安定した High 状態になります。
2. 終端れた入力。ドライバが切断された (ケーブルが外された) 場合、またはドライバが電源オフ状態の場合、入力ピン間にケーブル端の 100 Ω 終端抵抗があっても、レシーバ出力は High 状態になります。接続されていないケーブルはフローティング アンテナとなり、ノイズを拾う可能性があります。ケーブルが 10mV を超える差動ノイズを拾った場合、レシーバはそのノイズを有効な信号と見なし、スイッチする可能性があります。ノイズが差動ではなく同相として認識されるように、平衡型相互接続を使用する必要があります。ツイスト ペア ケーブルは、フラット リボン ケーブルよりも平衡性に優れています。
3. 短絡入力。フォルト条件が発生してレシーバの入力が互いに短絡し、0V の差動入力電圧が発生した場合、レシーバの出力は High 状態に維持されます。短絡入力フェイルセーフは、デバイスの同相範囲 (GND〜2.4V) 全体でサポートされているわけではありません。入力が短絡され、外部同相電圧が印加されていない場合にのみサポートされます。

ノイズ レベルが高い場合は、(バイアスを強くするために) 値の小さい外付けプルアップおよびプルダウン抵抗を使用してフェイルセーフを強化できます。ドライバへの負荷と波形の歪みを最小限に抑えるため、プルアップおよびプルダウン抵抗は 5kΩ〜15kΩ の範囲にする必要があります。内部回路との互換性を確保するには、同相バイアス点を約 1.2V (1.75V 未満) に設定する必要があります。

DS90LV012A および DS90LT012A は元の ANSI EIA/TIA-644 仕様に準拠しており、新しく追加された ΔI_IN 仕様を除き、新しい ANSI EIA/TIA-644-A 仕様にも準拠してい ます。内部フェイルセーフ回路のため、ΔI_IN は規定された 6µA の最大値を満たすことができません。使用するレシーバが 10 個以下であれば、この例外は関係しません。

LVDS デバイスのフェイルセーフ バイアスの詳細については、AN-1194 (SNLA051) を参照してください。