JAJSGQ1 データシート

JAJSGQ1C December 2018 – January 2021 DS90UB941AS-Q1

PRODUCTION DATA

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）

RTD|64
- MPQF141C

サーマルパッド・メカニカル・データ

発注情報

jajsgq1c_oa

8.6.2 DSI ポート 0 およびポート 1 間接レジスタ

「DSI 間接レジスタの概要」に、DS90UB941AS-Q1 の間接 DSI レジスタの概要を示します。表 8-121 にないレジスタ・オフセット・アドレスはすべて予約済みと見なすべきであり、レジスタ内容は変更しないでください。

レジスタへのアクセスは、間接アクセス・レジスタ (IND_ACC_CTL、IND_ACC_ADDR、IND_ACC_DATA) を使った間接アクセス機構によって行われます。これらのレジスタはメイン・レジスタ空間のオフセット 0x40～0x42 に配置されています。

この間接アドレス機構には、目的のブロックを選択するための制御レジスタの設定、レジスタ・オフセット・アドレスの設定、データ・レジスタの読み書きが含まれます。また、データ・レジスタの読み書きの後にオフセット・アドレスを自動的にインクリメントするための自動インクリメント機能が制御レジスタに備わっています。

書き込み処理は次のとおりです。

目的のレジスタ・ブロックを選択するために ND_ACC_CTL レジスタに書き込みます。
- DSI/D-PHY ポート 0 間接レジスタを選択するには 0x40 = 0x04 を設定します。
- DSI/D-PHY ポート 1 間接レジスタを選択するには 0x40 = 0x08 を設定します。
レジスタ・オフセットを設定するために IND_ACC_ADDR レジスタに書き込みます。
IND_ACC_DATA レジスタにデータ値を書き込みます。

IND_ACC_CTL レジスタで自動インクリメントが設定されている場合、手順 3 を繰り返すと追加のデータ・バイトが次のレジスタ・オフセット位置に書き込まれます。

読み出し処理は次のとおりです。

目的のレジスタ・ブロックを選択するために ND_ACC_CTL レジスタに書き込みます。
- DSI/D-PHY ポート 0 間接レジスタの選択と読み出しを行うには 0x40 = 0x05 を設定します。
- DSI/D-PHY ポート 1 間接レジスタの選択と読み出しを行うには 0x40 = 0x09 を設定します。
レジスタ・オフセットを設定するために IND_ACC_ADDR レジスタに書き込みます。
IND_ACC_DATA レジスタから読み出します。

IND_ACC_CTL レジスタで自動インクリメントが設定されている場合、手順 3 を繰り返すと追加のデータ・バイトが次のレジスタ・オフセット位置から読み出されます。

表 8-121 DSI 間接レジスタの概要

オフセット	略称	セクション
0x1	DPHY_TINIT_TIMING	表示
0x2	DPHY_TERM_TIMING	表示
0x3	DPHY_CLK_SETTLE_TIMING	表示
0x4	DPHY_HS_SETTLE_TIMING	表示
0x5	DPHY_SKIP_TIMING	表示
0x6	DPHY_LP_POLARITY	表示
0x7	DPHY_BYPASS	表示
0x8	HSRX_TO_CNT	表示
0xF	DPHY_STATUS	表示
0x10	DPHY_DLANE0_ERR	表示
0x11	DPHY_DLANE1_ERR	表示
0x12	DPHY_DLANE2_ERR	表示
0x13	DPHY_DLANE3_ERR	表示
0x14	DPHY_ERR_CLK_LANE	表示
0x15	DPHY_SYNC_STS	表示
0x20	DSI_CONFIG_0	表示
0x21	DSI_CONFIG_1	表示
0x22	DSI_ERR_CFG_0	表示
0x23	DSI_ERR_CFG_1	表示
0x28	DSI_STATUS	表示
0x29	DSI_ERR_COUNT	表示
0x2A	DSI_VC_DTYPE	表示
0x2B	DSI_ERR_RPT_0	表示
0x2C	DSI_ERR_RPT_1	表示
0x2D	DSI_ERR_RPT_2	表示
0x30	DSI_HSW_CFG_HI	表示
0x31	DSI_HSW_CFG_LO	表示
0x32	DSI_VSW_CFG_HI	表示
0x33	DSI_VSW_CFG_LO	表示
0x34	DSI_SYNC_DLY_CFG_HI	表示
0x35	DSI_SYNC_DLY_CFG_LO	表示
0x36	DSI_EN_HSRX	表示
0x37	DSI_EN_LPRX	表示
0x38	DSI_EN_RXTERM	表示
0x3A	DSI_PCLK_DIV_M	表示
0x3B	DSI_PCLK_DIV_N	表示

表 8-164 に、このセクションでアクセス・タイプに使用しているコードを示します。

表 8-122 レジスタ・アクセス・タイプ・コード

アクセス・タイプ	コード	説明
R	R	読み出し専用アクセス
R/W	R/W	読み出し / 書き込みアクセス
R/W/RC	R/W/RC	読み出し / 書き込みアクセス / 読み出すことでクリア

8.6.2.1 DPHY_TINIT_TIMING レジスタ (オフセット = 0x1) [リセット = 0h]

表 8-123 に、DPHY_TINIT_TIMING を示します。

概略表に戻ります。

表 8-123 DPHY_TINIT_TIMING レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-3	RESERVED	R	0h	予約済み
2-0	TINIT_TIME	R/W	0h	電源オン後の D-PHY 初期化時間 (単位：100µs) 初期化時間 = (TINIT_TIME + 1) * 100µs

8.6.2.2 DPHY_TERM_TIMING レジスタ (オフセット = 0x2) [リセット = 0h]

表 8-124 に、DPHY_TERM_TIMING を示します。

概略表に戻ります。

表 8-124 DPHY_TERM_TIMING レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	RESERVED	R	0h	予約済み
6-4	RESERVED	R	0h	予約済み
3	RESERVED	R	0h	予約済み
2-0	DPHY_TERM_DATA _TIMING	R/W	0h	TD TermEn の最終カウント

8.6.2.3 DPHY_CLK_SETTLE_TIMING レジスタ (オフセット = 0x3) [リセット = 1Dh]

表 8-125 に、DPHY_CLK_SETTLE_TIMING を示します。

概略表に戻ります。

表 8-125 DPHY_CLK_SETTLE_TIMING レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	RESERVED	R	0h	予約済み
6-0	TCLK_SETTLE_CNT	R/W	1Dh	TCLK-SETTLE Tclk セトリング時間の最終カウント (単位：10ns)

8.6.2.4 DPHY_HS_SETTLE_TIMING レジスタ (オフセット = 0x4) [リセット = 14h]

表 8-126 に、DPHY_HS_SETTLE_TIMING を示します。

概略表に戻ります。

表 8-126 DPHY_HS_SETTLE_TIMING レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	RESERVED	R	0h	予約済み
6-0	THS_SETTLE_CNT	R/W	14h	THS-SETTLE セトリング時間の最終カウント (単位：10ns)

8.6.2.5 DPHY_SKIP_TIMING レジスタ (オフセット = 0x5) [リセット = 3Ah]

表 8-127 に、DPHY_SKIP_TIMING を示します。

概略表に戻ります。

表 8-127 DPHY_SKIP_TIMING レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	RESERVED	R	0h	予約済み
6-1	TSKIP_CNT	R/W	1Dh	Tskip カウントこのレジスタは、送信終了を検出する際に無視されるデータ量を制御します。この値は、DDR クロック単位 (2 UI の間隔) です。このレジスタの設定は、D-PHY レーン周波数に依存します。
0	RESERVED	R	0h	予約済み

8.6.2.6 DPHY_LP_POLARITY レジスタ (オフセット = 0x6) [リセット = 0h]

表 8-128 に、DPHY_LP_POLARITY を示します。

概略表に戻ります。

表 8-128 DPHY_LP_POLARITY レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-5	RESERVED	R	0h	予約済み
4	POL_LP_CLK0	R/W	0h	LP クロック 0 の極性
3-0	POL_LP_DATA	R/W	0h	LP データの極性

8.6.2.7 DPHY_BYPASS レジスタ (オフセット = 0x7) [リセット = 0h]

表 8-129 に、DPHY_BYPASS を示します。

概略表に戻ります。

表 8-129 DPHY_BYPASS レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	BYPASS_TINIT	R/W	0h	Tinit 待機時間をバイパスします。
6	BYPASS_TCK_MISS	R/W	0h	Tck ミス時間をバイパスします。
5	BYPASS_ULPS_CK0	R/W	0h	CLK0 の ULPS をバイパスします。
4-0	BYPASS_LP	R/W	0h	クロックおよびデータ・レーン (3、2、1、0) の LP をバイパスします。

8.6.2.8 HSRX_TO_CNT レジスタ (オフセット = 0x8) [リセット = 0h]

表 8-130 に、HSRX_TO_CNT を示します。

概略表に戻ります。

表 8-130 HSRX_TO_CNT レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-0	HSRX_TO_CNT	R/W	0h	タイムアウト・カウンタ (単位：ms)このタイマは 1ms の幅を持ちます。例：HSRX_TO_CNT = 1 の場合、タイムアウトは 0～1ms の間に発生し、HSRX_TO_CNT = 255 の場合、タイムアウトは 254～255ms の間に発生します。レジスタ値が 0 の場合、タイムアウトは機能しません。

8.6.2.9 DPHY_STATUS レジスタ (オフセット = 0xF) [リセット = 0h]

表 8-131 に、DPHY_STATUS を示します。

概略表に戻ります。

表 8-131 DPHY_STATUS レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	RESERVED	R	0h	予約済み
6	LANE_SYNC_ERROR	R/ROC	0h	D-PHY レーン同期エラーこのフラグは、どのデータ・レーンにも正しい同期が検出されなかったことを示します。有効化された各レーンは、同期シーケンスを同時に検出するはずです。これが正しく行われない場合、このフラグがセットされます。また、DPHY_SYNC_STS レジスタを読み出すことで、直近のエラー状態での同期ステータスを確認できます。
5	DPHY_LANE_ERROR	R	0h	D-PHY レーン・エラーの検出このビットがセットされている場合、1 つ以上のクロックまたはデータ・レーンがエラーを検出したことを示します。エラーを確認するには、DPHY_DLANEx_ERR および DPHY_CLANE_ERR レジスタを読み出します。レーン・エラー・レジスタを読み出すと、このフラグはクリアされます。
4	C_LANE_ACTIVE	R	0h	クロック・レーン・アクティブ 0：クロック・レーンは非アクティブ 1：クロック・レーンはアクティブ
3-0	D_LANE_ACTIVE	R	0h	データ・レーン・アクティブ各データ・レーンについて、レーンがアクティブとして検出されたかどうかをこのレジスタは報告します。 0：データ・レーンは非アクティブ 1：データ・レーンはアクティブ

8.6.2.10 DPHY_DLANE0_ERR レジスタ (オフセット = 0x10) [リセット = 0h]

表 8-132 に、DPHY_DLANE0_ERR を示します。

概略表に戻ります。

表 8-132 DPHY_DLANE0_ERR レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-5	RESERVED	R	0h	予約済み
4	EOT_SYNC_ERROR_0	R/ROC	0h	送信終了同期エラー - 訂正不可
3	SOT_ERROR_0	R/ROC	0h	同期シーケンスのビット・エラー - 訂正可
2	SOT_SYNC_ERROR_0	R/ROC	0h	同期シーケンス・エラー - 訂正不可
1	CNTRL_ERR_HSRQST_0	R/ROC	0h	HS 要求モードでの制御エラー
0	HS_RX_TO_ERROR_0	R/ROC	0h	HS 送信タイムアウト・エラー

8.6.2.11 DPHY_DLANE1_ERR レジスタ (オフセット = 0x11) [リセット = 0h]

表 8-133 に、DPHY_DLANE1_ERR を示します。

概略表に戻ります。

表 8-133 DPHY_DLANE1_ERR レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-5	RESERVED	R	0h	予約済み
4	EOT_SYNC_ERROR_1	R/ROC	0h	送信終了同期エラー - 訂正不可
3	SOT_ERROR_1	R/ROC	0h	同期シーケンスのビット・エラー - 訂正可
2	SOT_SYNC_ERROR_1	R/ROC	0h	同期シーケンス・エラー - 訂正不可
1	CNTRL_ERR_HSRQST_1	R/ROC	0h	HS 要求モードでの制御エラー
0	HS_RX_TO_ERROR_1	R/ROC	0h	HS 送信タイムアウト・エラー

8.6.2.12 DPHY_DLANE2_ERR レジスタ (オフセット = 0x12) [リセット = 0h]

表 8-134 に、DPHY_DLANE2_ERR を示します。

概略表に戻ります。

表 8-134 DPHY_DLANE2_ERR レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-5	RESERVED	R	0h	予約済み
4	EOT_SYNC_ERROR_2	R/ROC	0h	送信終了同期エラー - 訂正不可
3	SOT_ERROR_2	R/ROC	0h	同期シーケンスのビット・エラー - 訂正可
2	SOT_SYNC_ERROR_2	R/ROC	0h	同期シーケンス・エラー - 訂正不可
1	CNTRL_ERR_HSRQST_2	R/ROC	0h	HS 要求モードでの制御エラー
0	HS_RX_TO_ERROR_2	R/ROC	0h	HS 送信タイムアウト・エラー

8.6.2.13 DPHY_DLANE3_ERR レジスタ (オフセット = 0x13) [リセット = 0h]

表 8-135 に、DPHY_DLANE3_ERR を示します。

概略表に戻ります。

表 8-135 DPHY_DLANE3_ERR レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-5	RESERVED	R	0h	予約済み
4	EOT_SYNC_ERROR_3	R/ROC	0h	送信終了同期エラー - 訂正不可
3	SOT_ERROR_3	R/ROC	0h	同期シーケンスのビット・エラー - 訂正可
2	SOT_SYNC_ERROR_3	R/ROC	0h	同期シーケンス・エラー - 訂正不可
1	CNTRL_ERR_HSRQST_3	R/ROC	0h	HS 要求モードでの制御エラー
0	HS_RX_TO_ERROR_3	R/ROC	0h	HS 送信タイムアウト・エラー

8.6.2.14 DPHY_ERR_CLK_LANE レジスタ (オフセット = 0x14) [リセット = 0h]

表 8-136 に、DPHY_ERR_CLK_LANE を示します。

概略表に戻ります。

表 8-136 DPHY_ERR_CLK_LANE レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-4	RESERVED	R	0h	予約済み
3	CNTRL_ERR_ULPRQST _CLK	R/ROC	0h	ULP 要求モードでの制御エラー
2	CNTRL_ERR_HSRQST _CLK	R/ROC	0h	HS 要求モードでの制御エラー
1	ULPS_INVALID_ERR _CLK	R/ROC	0h	ULP モードで検出された無効な ULP 状態
0	HS_RX_TO_ERROR _CLK	R/ROC	0h	HS 送信タイムアウト・エラー

8.6.2.15 DPHY_SYNC_STS レジスタ (オフセット = 0x15) [リセット = 0h]

表 8-137 に、DPHY_SYNC_STS を示します。

概略表に戻ります。

表 8-137 DPHY_SYNC_STS レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-4	RESERVED	R	0h	予約済み
3	DLANE3_SYNC_STS	R	0h	DLANE 3 の同期ステータス直近の同期エラー中のデータ・レーン 3 の同期ステータスを報告します。
2	DLANE2_SYNC_STS	R	0h	DLANE 2 の同期ステータス直近の同期エラー中のデータ・レーン 2 の同期ステータスを報告します。
1	DLANE1_SYNC_STS	R	0h	DLANE 1 の同期ステータス直近の同期エラー中のデータ・レーン 1 の同期ステータスを報告します。
0	DLANE0_SYNC_STS	R	0h	DLANE 0 の同期ステータス直近の同期エラー中のデータ・レーン 0 の同期ステータスを報告します。

8.6.2.16 DSI_CONFIG_0 レジスタ (オフセット = 0x20) [リセット = 7Fh]

表 8-138 に、DSI_CONFIG_0 を示します。

概略表に戻ります。

表 8-138 DSI_CONFIG_0 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	RESERVED	R	0h	予約済み
6	DSI_TRY_RECOVERY	R/W	1h	DSI 復帰試行 1 に設定すると、DSI プロトコル・モジュールはエラー状態からの復帰を試みます。
5	DSI_IGNORE_HS_CMD	R/W	1h	DSI HS コマンドを無視 0：HS コマンドを処理 1：HS コマンドを無視
4	DSI_SYNC_PULSES	R/W	1h	同期パルス生成の制御 0：元の VS/HS タイミングを再生成しない 1：元の VS/HS タイミングを再生成
3-0	DSI_VC_ENABLE	R/W	Fh	VC-ID の有効化この 4 ビット・フィールドの各ビットが、4 つの仮想チャネル ID の 1 つを有効化します。必要な VC-ID を持たないパケットが受信されると、エラーが報告されます。DSI_ERR_DET ビットでエラーが報告されるようにするには、DSI_INV_VC_ERR_EN ビットもセットする必要があります。これらの制御機能は、無効な VC-ID を持つパケットをフィルタ処理で除去しません。

8.6.2.17 DSI_CONFIG_1 レジスタ (オフセット = 0x21) [リセット = 0h]

表 8-139 に、DSI_CONFIG_1 を示します。

概略表に戻ります。

表 8-139 DSI_CONFIG_1 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	DSI_NO_GRAYSCALE	R/W	0h	グレイスケール補間の無効化 24 ビット未満の DSI RGB データ・タイプの場合、RGB888 への変換では、グレースケール範囲を拡大するため、普段は使われない下位のサブピクセル・ビットに上位のサブピクセル・ビットが複製されます。 0：グレイスケール補間を有効化 1：グレイスケール補間を無効化
6	DSI_VS_POLARITY	R/W	0h	DSI VS の極性制御 0：VS 信号はアクティブ High 1：VS 信号はアクティブ Low
5	DSI_HS_POLARITY	R/W	0h	DSI HS の極性制御 0：HS 信号はアクティブ High 1：HS 信号はアクティブ Low
4	DSI_HOLD_ERR	R/W	0h	エラーの保持 1 に設定すると、ラッチされたエラー状態が、パルスではなく dsi_err ステータス表示で示されます。
3	DSI_NULL_CRC_DIS	R/W	0h	NULL および BLANK 長パケットを報告するエラー
2	RESERVED	R/W	0h	予約済み
1	DSI_NO_FILTER	R/W	0h	パケット・ワード数のフィルタを無効化
0	DSI_NO_EOTPKT	R/W	0h	EOT パケットなしモード 0 に設定されている場合、EOT パケットが送られないで送信終了が発生すると、本デバイスはエラーを表示します。0 に設定すると、エラーは表示されません。このエラーは、DSI_STATUS レジスタの DSI_EOT_ERR ビットに表示されます。

8.6.2.18 DSI_ERR_CFG_0 レジスタ (オフセット = 0x22) [リセット = FFh]

表 8-140 に、DSI_ERR_CFG_0 を示します。

概略表に戻ります。

表 8-140 DSI_ERR_CFG_0 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	DSI_ECC1_ERR _EN	R/W	1h	dsi_err ステータスのシングル・ビット ECC エラーを有効化します。
6	DSI_CONT_LP1_ERR _EN	R/W	1h	dsi_err ステータスの LP-1 競合エラーを有効化します。
5	DSI_CONT_LP0_ERR _EN	R/W	1h	dsi_err ステータスの LP-0 競合エラーを有効化します。
4	DSI_LP_SYNC_ERR _EN	R/W	1h	dsi_err ステータスの LP 同期エラーを有効化します。
3	DSI_HSRX_TO_ERR _EN	R/W	1h	dsi_err ステータスの HS 受信タイムアウト・エラーを有効化します。
2	DSI_ESC_ENTRY_ERR _EN	R/W	1h	dsi_err ステータスのエスケープ・エントリ・エラーを有効化します。
1	DSI_SOT_SYNC_ERR _EN	R/W	1h	dsi_err ステータスの SOT 同期エラーを有効化します。
0	DSI_SOT_ERR _EN	R/W	1h	dsi_err ステータスの SOT エラーを有効化します。

8.6.2.19 DSI_ERR_CFG_1 レジスタ (オフセット = 0x23) [リセット = 7Fh]

表 8-141 に、DSI_ERR_CFG_1 を示します。

概略表に戻ります。

表 8-141 DSI_ERR_CFG_1 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	RESERVED	R	0h	予約済み
6	DSI_EOT_SYNC_ERR _EN	R/W	1h	dsi_err ステータスの EOT 同期エラーを有効化します。
5	DSI_PROT_ERR _EN	R/W	1h	dsi_err ステータスの DSI プロトコル・エラーを有効化します。
4	DSI_INV_LEN_ERR _EN	R/W	1h	dsi_err ステータスの無効長エラーを有効化します。
3	DSI_INV_VC_ERR _EN	R/W	1h	dsi_err ステータスの無効 VC エラーを有効化します。
2	DSI_INV_DT_ERR _EN	R/W	1h	dsi_err ステータスの無効 DT エラーを有効化します。
1	DSI_CHKSUM_ERR _EN	R/W	1h	dsi_err ステータスの 16 ビット CRC チェックサム・エラーを有効化します。
0	DSI_ECC2_ERR _EN	R/W	1h	dsi_err ステータスのマルチビット ECC エラーを有効化します。

8.6.2.20 DSI_STATUS レジスタ (オフセット = 0x28) [リセット = 0h]

表 8-142 に、DSI_STATUS を示します。

概略表に戻ります。

表 8-142 DSI_STATUS レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	RESERVED	R	0h	予約済み
6	DSI_FIFO_OVERFLOW	R/ROC	0h	DSI - FPD-Link III FIFO オーバーフロー 1 の場合、このビットは、DSI ドメインと FPD-Link III ドメインとの間を伝送されるビデオ・データに 1 つ以上の FIFO オーバーフロー・エラーが発生したことを示します。このビットは、読み出すとクリアされます (次のオーバーフローが発生しない限り)。
5	DSI_FIFO_UNDERFLOW	R/ROC	0h
4	DSI_FPD3_ERR	R/ROC	0h	DSI - FPD-Link III バッファ・エラーこのフラグは、DSI プロトコル・ロジックと FPD-Link III トランスミッタとの間でバッファ・オーバーフローが発生したことを示します。このフラグは、読み出すとクリアされます。
3	DSI_CMD_OVER	R/ROC	0h	DSI コマンド FIFO オーバーフロー DSI コマンド FIFO がオーバーフローすると、このビットがセットされます。このフラグは、読み出すとクリアされます。コマンド・モードを実装していないため、この機能はサポートしていません。
2	DSI_EOT_ERR	R/ROC	0h	DSI EOT エラー検出このビットが 1 の場合、EOT パケットが送られないで DSI 送信終了 (EOT) が検出されたことを示しています。DSI_NO_EOTPKT が 0 に設定されている場合のみ、このビットはセットされます。このフラグは、読み出すとクリアされます。
1	DSI_READ_WOUT_BTA	R/ROC	0h	バス・ターンアラウンド (BTA) なしの DSI 読み出しこのビットが 1 の場合、BTA なしの DSI 読み出しが検出されたことを示しています。このフラグは、読み出すとクリアされます。コマンド・モードを実装していないため、この機能はサポートしていません。
0	DSI_ERROR_DET	R/ROC	0h	DSI エラー検出このビットが 1 の場合、1 つ以上の DSI エラーが検出されたことを示しています。DSI エラーの原因となる可能性があるエラー条件は、DSI_ERR_CFG_0/1 レジスタで設定されます。このフラグは、読み出すとクリアされます。DSI エラー・イベントの数は、DSI_ERR_COUNT レジスタから読み出すことができます。

8.6.2.21 DSI_ERR_COUNT レジスタ (オフセット = 0x29) [リセット = 0h]

Topic Link Label8.6.2.21 に、DSI_ERR_COUNT を示します。

概略表に戻ります。

表 8-143 DSI_ERR_COUNT レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-0	DSI_ERROR_COUNT	R/W/RC	0h	DSI エラー数このレジスタは、検出された DSI エラーの数を報告します。この値は、読み出すとクリアされます。DSI エラー・カウンタは診断のみを目的としており、検出されたエラーの正確な数を表すとは限りません。エラーの数を正確に測定するには、カウンタを読み出す前に、DSI_ERR_CFG_0/1 レジスタをクリアすることでエラー測定を無効化します。

8.6.2.22 DSI_VC_DTYPE レジスタ (オフセット = 0x2A) [リセット = 0h]

表 8-144 に、DSI_VC_DTYPE を示します。

概略表に戻ります。

表 8-144 DSI_VC_DTYPE レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-6	DSI_VC	R	0h	DSI 仮想チャネル ID このフィールドは、直近の受信ピクセル・ストリーム・パケットの仮想チャネル ID を返します。DTYPE の下位 4 ビットが 0xB～0xE の範囲であるパケット・ヘッダが検出されるとすぐに、DSI プロトコル・ロジックによってこのフィールドは更新されます。
5-0	DSI_DTYPE	R	0h	DSI データ・タイプこのフィールドは、直近の受信ピクセル・ストリーム・パケットのデータ・タイプを返します。DTYPE の下位 4 ビットが 0xB～0xE の範囲であるパケット・ヘッダが検出されるとすぐに、DSI プロトコル・ロジックによってこのフィールドは更新されます。

8.6.2.23 DSI_ERR_RPT_0 レジスタ (オフセット = 0x2B) [リセット = 0h]

表 8-145 に、DSI_ERR_RPT_0 を示します。

概略表に戻ります。

表 8-145 DSI_ERR_RPT_0 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	DSI_PROT_ERR	R	0h	dsi_err ステータスの DSI プロトコル・エラー
6	RESERVED	R	0h	予約済み
5	DSI_INV_LEN_ERR	R	0h	dsi_err ステータスの無効長エラー
4	DSI_INV_VC_ERR	R	0h	dsi_err ステータスの無効 VC エラー
3	DSI_INV_DT_ERR	R	0h	dsi_err ステータスの無効 DT エラー
2	DSI_CHKSUM_ERR	R	0h	dsi_err ステータスの 16 ビット CRC チェックサム・エラー
1	DSI_ECC_MULTI_ERR	R	0h	dsi_err ステータスのマルチビット ECC エラー
0	DSI_ECC_SINGLE_ERR	R	0h	dsi_err ステータスのシングル・ビット ECC エラー

8.6.2.24 DSI_ERR_RPT_1 レジスタ (オフセット = 0x2C) [リセット = 0h]

表 8-146 に、DSI_ERR_RPT_1 を示します。

概略表に戻ります。

表 8-146 DSI_ERR_RPT_1 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	RESERVED	R	0h	予約済み
6	DSI_CTRL_ERR	R	0h	dsi_err ステータスの EOT 同期エラー
5	DSI_HSRX_TO_ERR	R	0h	dsi_err ステータスの HS 受信タイムアウト・エラー
4	DSI_LP_SYNC_ERR	R	0h	dsi_err ステータスの LP 同期エラー
3	DSI_ESC_ENTRY_ERR	R	0h	dsi_err ステータスのエスケープ・エントリ・エラー
2	DSI_EOT_SYNC_ERR	R	0h	dsi_err ステータスの EOT 同期エラー
1	DSI_SOT_SYNC_ERR	R	0h	dsi_err ステータスの SOT 同期エラー
0	DSI_SOT_ERR	R	0h	dsi_err ステータスの SOT エラー

8.6.2.25 DSI_ERR_RPT_2 レジスタ (オフセット = 0x2D) [リセット = 0h]

表 8-147 に、DSI_ERR_RPT_2 を示します。

概略表に戻ります。

表 8-147 DSI_ERR_RPT_2 レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-3	RESERVED	R	0h	予約済み
2	CMD_FIFO_ OVERFLOW_ERR	R	0h	コマンド FIFO オーバーフロー・エラー
1	EOT_WITHOUT_ EOT_PKT_ERR	R	0h	EOT パケットなし EOT エラー
0	READ_WITHOUT_ BTA_ERR	R	0h	ビット・ターンアラウンドなし読み出しエラー

8.6.2.26 DSI_HSW_CFG_HI レジスタ (オフセット = 0x30) [リセット = 0h]

表 8-148 に、DSI_HSW_CFG_HI を示します。

概略表に戻ります。

表 8-148 DSI_HSW_CFG_HI レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-2	RESERVED	R	0h	予約済み
1-0	DSI_HSYNC_WIDTH_HI	R/W	0h	Hsync パルス幅 DSI 同期イベントが有効化されている場合 (DSI_CONFIG_0:DSI_SYNC_PULSES = 0)、このフィールドは、生成される Hsync パルス幅 (単位：ピクセル・クロック) を設定します。このレジスタには、DSI_HSYNC_WIDTH のビット 9:8 が含まれます。

8.6.2.27 DSI_HSW_CFG_LO レジスタ (オフセット = 0x31) [リセット = 20h]

表 8-149 に、DSI_HSW_CFG_LO を示します。

概略表に戻ります。

表 8-149 DSI_HSW_CFG_LO レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-0	DSI_HSYNC_WIDTH_LO	R/W	20h	Hsync パルス幅 DSI 同期イベントが有効化されている場合 (DSI_CONFIG_0:DSI_SYNC_PULSES = 0)、このフィールドは、生成される Hsync パルス幅 (単位：ピクセル・クロック) を設定します。このレジスタには、DSI_HSYNC_WIDTH のビット 7:0 が含まれます。

8.6.2.28 DSI_VSW_CFG_HI レジスタ (オフセット = 0x32) [リセット = 0h]

表 8-150 に、DSI_VSW_CFG_HI を示します。

概略表に戻ります。

表 8-150 DSI_VSW_CFG_HI レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-2	RESERVED	R	0h	予約済み
1-0	DSI_VSYNC_WIDTH_HI	R/W	0h	Vsync パルス幅 DSI 同期イベントが有効化されている場合 (DSI_CONFIG_0:DSI_SYNC_PULSES = 0)、このフィールドは、生成される Vsync パルス幅 (単位：ライン) (つまり Hsync パルス数) を設定します。このレジスタには、DSI_VSYNC_WIDTH のビット 9:8 が含まれます。

8.6.2.29 DSI_VSW_CFG_LO レジスタ (オフセット = 0x33) [リセット = 4h]

表 8-151 に、DSI_VSW_CFG_LO を示します。

概略表に戻ります。

表 8-151 DSI_VSW_CFG_LO レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-0	DSI_VSYNC_WIDTH_LO	R/W	4h	Vsync パルス幅 DSI 同期イベントが有効化されている場合 (DSI_CONFIG_0:DSI_SYNC_PULSES = 0)、このフィールドは、生成される Vsync パルス幅 (単位：ライン) (つまり Hsync パルス数) を設定します。このレジスタには、DSI_VSYNC_WIDTH のビット 7:0 が含まれます。

8.6.2.30 DSI_SYNC_DLY_CFG_HI レジスタ (オフセット = 0x34) [リセット = 0h]

表 8-152 に、DSI_SYNC_DLY_CFG_HI を示します。

概略表に戻ります。

表 8-152 DSI_SYNC_DLY_CFG_HI レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-2	RESERVED	R	0h	予約済み
1-0	DSI_SYNC_DELAY_HI	R/W	0h	同期遅延この 10 ビット・フィールドは、DSI プロトコル・ロジックでの Hsync または Vsync の検出から、DSI から FPD-Link III への FIFO の出力までの遅延 (単位：ピクセル・クロック) を設定し、それにより、ドメイン間の FIFO の深さを設定します。このレジスタには DSI_SYNC_DELAY のビット 9:8 が含まれます。DSI_SYNC_DELAY の最大値は 766 (0x2FE) です。

8.6.2.31 DSI_SYNC_DLY_CFG_LO レジスタ (オフセット = 0x35) [リセット = 20h]

表 8-153 に、DSI_SYNC_DLY_CFG_LO を示します。

概略表に戻ります。

表 8-153 DSI_SYNC_DLY_CFG_LO レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-0	DSI_SYNC_DELAY_LO	R/W	20h	同期遅延この 10 ビット・フィールドは、DSI プロトコル・ロジックでの Hsync または Vsync の検出から、DSI から FPD-Link III への FIFO の出力までの遅延 (単位：ピクセル・クロック) を設定し、それにより、ドメイン間の FIFO の深さを設定します。このレジスタには DSI_SYNC_DELAY のビット 7:0 が含まれます。DSI_SYNC_DELAY の最大値は 766 (0x2FE) です。

8.6.2.32 DSI_EN_HSRX レジスタ (オフセット = 0x36) [リセット = 0h]

表 8-154 に、DSI_EN_HSRX を示します。

概略表に戻ります。

表 8-154 DSI_EN_HSRX レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	RESERVED	R	0h	予約済み
6	EN_HSRX_OV	R/W	0h	上書きすることで CSI RX HS レシーバを有効化します。
5	RESERVED	R/W	0h	予約済み
4	EN_HSRX_CLK0	R/W	0h	HSRX CLK0 の有効化
3	EN_HSRX_D3	R/W	0h	HSRX D3 の有効化
2	EN_HSRX_D2	R/W	0h	HSRX D2 の有効化
1	EN_HSRX_D1	R/W	0h	HSRX D1 の有効化
0	EN_HSRX_D0	R/W	0h	HSRX D0 の有効化

8.6.2.33 DSI_EN_LPRX レジスタ (オフセット = 0x37) [リセット = 0h]

表 8-155 に、DSI_EN_LPRX を示します。

概略表に戻ります。

表 8-155 DSI_EN_LPRX レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	RESERVED	R	0h	予約済み
6	EN_LPRX_OV	R/W	0h	CSI LP レシーバの上書き
5	RESERVED	R	0h	予約済み
4	EN_LPRX_CLK0	R/W	0h	LP レシーバの CLK0 の有効化
3	EN_LPRX_D3	R/W	0h	LP レシーバの D3 の有効化
2	EN_LPRX_D2	R/W	0h	LP レシーバの D2 の有効化
1	EN_LPRX_D1	R/W	0h	LP レシーバの D1 の有効化
0	EN_LPRX_D0	R/W	0h	LP レシーバの D0 の有効化

8.6.2.34 DSI_EN_RXTERM レジスタ (オフセット = 0x38) [リセット = 0h]

表 8-156 に、DSI_EN_RXTERM を示します。

概略表に戻ります。

表 8-156 DSI_EN_RXTERM レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	RESERVED	R	0h	予約済み
6	EN_RXTERM_OV	R/W	0h	CSI RX HS 終端の上書き
5	RESERVED	R	0h	予約済み
4	EN_RXTERM_CLK0	R/W	0h	CSI CLK0 の RX 終端の有効化
3	EN_RXTERM_D3	R/W	0h	CSI D3 の RX 終端の有効化
2	EN_RXTERM_D2	R/W	0h	CSI D2 の RX 終端の有効化
1	EN_RXTERM_D1	R/W	0h	CSI D1 の RX 終端の有効化
0	EN_RXTERM_D0	R/W	0h	CSI D0 の RX 終端の有効化

8.6.2.35 DSI_PCLK_DIV_M レジスタ (オフセット = 0x3A) [リセット = X]

表 8-157 に、DSI_PCLK_DIV_M を示します。

概略表に戻ります。

表 8-157 DSI_PCLK_DIV_M レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7	EN_PCLK_DIV_OV	R/W	0h	DSI PCLK M/N デバイダのオーバーライドの有効化 1 に設定すると、DSI クロックからピクセル・クロックを生成するために使用される M/N デバイダに DSI_DIV_M および DSI_DIV_N レジスタ値が使用されます。
6-5	RESERVED	R	0h	予約済み
4-0	DSI_DIV_M	R/W	X	DSI Pclk デバイダの M 値このレジスタは、DSI 入力クロックからピクセル・クロックを生成するために使用される M/N デバイダの M 設定値を制御します。通常、この値は DSI レーン数、ピクセルあたりのバイト数、DSI 入力モード (シングル、デュアル) に基づいています。 EN_PCLK_DIV_OV が 0 に設定されている場合、このレジスタは M/N デバイダの自動的に決定された M 設定値を返します。 EN_PCLK_DIV_OV が 1 に設定されている場合、このレジスタ値が M/N デバイダの M 設定値として使われます。

8.6.2.36 DSI_PCLK_DIV_N レジスタ (オフセット = 0x3B) [リセット = X]

表 8-158 に、DSI_PCLK_DIV_N を示します。

概略表に戻ります。

表 8-158 DSI_PCLK_DIV_N レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
7-0	DSI_DIV_N	R/W	X	DSI Pclk デバイダの N 値このレジスタは、DSI 入力クロックからピクセル・クロックを生成するために使用される M/N デバイダの N 設定を制御します。通常、M/N 設定は DSI レーン数、ピクセルあたりのバイト数、DSI 入力モード (シングル、デュアル) に基づいています。EN_PCLK_DIV_OV が 1 に設定されている場合、DSI_DIV_M と DSI_DIV_N の値が使われます。 EN_PCLK_DIV_OV が 0 に設定されている場合、このレジスタは M/N デバイダの自動的に決定された M 設定値を返します。 EN_PCLK_DIV_OV が 1 に設定されている場合、このレジスタ値が M/N デバイダの M 設定値として使われます。