JAJSGQ1C December   2018  – January 2021 DS90UB941AS-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 概要 (続き)
  6. 6 ピン構成と機能
    1.     ピン機能
  7. 7 仕様
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 DC 電気的特性
    6. 7.6 AC 電気的特性
    7. 7.7 外部クロック基準の推奨タイミング
    8. 7.8 シリアル制御バスの推奨タイミング
    9. 7.9 タイミング図
  8. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1  DSI レシーバ
        1. 8.3.1.1 DSI の動作モード
          1. 8.3.1.1.1 高速モード
          2. 8.3.1.1.2 25
          3. 8.3.1.1.3 グローバル動作タイミング・パラメータ
        2. 8.3.1.2 THS-SKIP の設定
        3. 8.3.1.3 DSI エラーおよびステータス
          1. 8.3.1.3.1 DSI/DPHY のエラー検出および報告
          2. 8.3.1.3.2 DSI プロトコル・エラー検出
          3. 8.3.1.3.3 DSI エラー報告
          4. 8.3.1.3.4 DSI エラー・カウンタ
          5. 8.3.1.3.5 DSI - FPD-Link III バッファのエラー
        4. 8.3.1.4 サポートされる DSI ビデオ形式
      2. 8.3.2  高速フォワード・チャネル・データ転送
      3. 8.3.3  バック・チャネル・データ転送
      4. 8.3.4  FPD-Link III ポート・レジスタ・アクセス
      5. 8.3.5  ビデオ制御信号
      6. 8.3.6  パワーダウン・ピン (PDB)
      7. 8.3.7  シリアル・リンク・フォルトの検出
      8. 8.3.8  割り込みサポート
        1. 8.3.8.1 割り込みピン (INTB)
        2. 8.3.8.2 リモート割り込みピン (REM_INTB)
      9. 8.3.9  GPIO サポート
        1. 8.3.9.1 GPIO[3:0] の設定
        2. 8.3.9.2 バック・チャネルの設定
        3. 8.3.9.3 GPIO_REG[8:5] の設定
      10. 8.3.10 SPI 通信
        1. 8.3.10.1 SPI モードの設定
        2. 8.3.10.2 フォワード・チャネル SPI の動作
        3. 8.3.10.3 リバース・チャネル SPI の動作
      11. 8.3.11 オーディオ・モード
        1. 8.3.11.1 I2S オーディオ・インターフェイス
          1. 8.3.11.1.1 I2S 伝送モード
          2. 8.3.11.1.2 I2S リピータ
          3. 8.3.11.1.3 スプリッタおよびレプリケート・モードでのオーディオ
        2. 8.3.11.2 TDM オーディオ・インターフェイス
      12. 8.3.12 組み込みセルフ・テスト (BIST)
        1. 8.3.12.1 BIST の構成と状態
        2. 8.3.12.2 フォワード・チャネルおよびバックワード・チャネルのエラー・チェック
      13. 8.3.13 内部パターン生成
        1. 8.3.13.1 パターンの選択肢
        2. 8.3.13.2 カラー・モード
        3. 8.3.13.3 ビデオ・タイミング・モード
        4. 8.3.13.4 外部タイミング
        5. 8.3.13.5 パターン反転
        6. 8.3.13.6 自動スクロール
        7. 8.3.13.7 追加機能
      14. 8.3.14 EMI 低減機能
        1. 8.3.14.1 SSC の許容入力範囲
    4. 8.4 デバイスの機能モード
      1. 8.4.1 モード選択設定 (MODE_SEL[1:0])
      2. 8.4.2 クロック・モード
        1. 8.4.2.1 DSI クロック・モード
        2. 8.4.2.2 ピクセル・クロック・モード
          1. 8.4.2.2.1 DSI 基準クロック・モード
          2. 8.4.2.2.2 外部基準クロック・モード
          3. 8.4.2.2.3 内部基準クロック
          4. 8.4.2.2.4 独立 2：2 モード用外部基準クロック
      3. 8.4.3 デュアル DSI 入力モード
        1. 8.4.3.1 デュアル DSI 動作要件
        2. 8.4.3.2 デュアル DSI 動作の有効化
        3. 8.4.3.3 デュアル DSI 制御およびステータス
      4. 8.4.4 3D 形式のサポート (シングル DSI 入力)
        1. 8.4.4.1 左 / 右 3D 形式のサポート
        2. 8.4.4.2 交互ライン 3D 形式のサポート
        3. 8.4.4.3 交互ピクセル 3D 形式のサポート
      5. 8.4.5 独立 2：2 モード
        1. 8.4.5.1 独立 2：2 モードの設定
        2. 8.4.5.2 独立 2：2 モードに設定するためのサンプル・コード
        3. 8.4.5.3 91
      6. 8.4.6 FPD-Link III の動作モード
        1. 8.4.6.1 シングル・リンク・モード
        2. 8.4.6.2 デュアル・リンク・モード
        3. 8.4.6.3 レプリケート・モード
        4. 8.4.6.4 スプリッタ・モード
          1. 8.4.6.4.1 DSI 対称型分割
            1. 8.4.6.4.1.1 対称型分割 – 左 / 右
            2. 8.4.6.4.1.2 対称型分割 – 交互ピクセル分割
            3. 8.4.6.4.1.3 対称型分割 – 交互ライン分割
            4. 8.4.6.4.1.4 101
          2. 8.4.6.4.2 DSI 非対称型分割
            1. 8.4.6.4.2.1 クロッピングによる非対称型分割
            2. 8.4.6.4.2.2 DSI の VC-ID による非対称型分割
          3. 8.4.6.4.3 スプリッタ動作の設定
    5. 8.5 プログラミング
      1. 8.5.1 シリアル制御バス
      2. 8.5.2 マルチマスタ調停のサポート
      3. 8.5.3 マルチマスタ動作に関する I2C の制約
      4. 8.5.4 新世代の FPD-Link III デバイスのためのデバイス・レジスタへのマルチマスタ・アクセス
      5. 8.5.5 旧世代の FPD-Link III デバイスのデバイス・レジスタへのマルチマスタ・アクセス
      6. 8.5.6 マルチマスタ動作の制御チャネル方向の制約
    6. 8.6 レジスタ・マップ
      1. 8.6.1 メイン・レジスタ
      2. 8.6.2 DSI ポート 0 およびポート 1 間接レジスタ
      3. 8.6.3 アナログ間接レジスタ
      4. 8.6.4 ポート 0 およびポート 1 パターン・ジェネレータ間接レジスタ
  9. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1 高速相互接続のガイドライン
      3. 9.2.3 アプリケーション曲線
  10. 10電源に関する推奨事項
    1. 10.1 VDD 電源
    2. 10.2 パワーアップと初期化
  11. 11レイアウト
    1. 11.1 レイアウトのガイドライン
      1. 11.1.1 グランド
      2. 11.1.2 FPD-Link III 信号トレースの配線
      3. 11.1.3 DSI 信号トレースの配線
    2. 11.2 レイアウト例
  12. 12デバイスおよびドキュメントのサポート
    1. 12.1 ドキュメントのサポート
      1. 12.1.1 関連資料
    2. 12.2 サポート・リソース
    3. 12.3 商標
    4. 12.4 静電気放電に関する注意事項
    5. 12.5 用語集
  13. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.5 DC 電気的特性

推奨動作電源電圧および温度範囲内 (特に記述のない限り)
パラメータテスト条件ピン / 周波数最小値標準値最大値単位
消費電力
PT総消費電力、通常動作シングル、4 レーン、DSI 入力、
fDSI_CLK = 630MHz (fPCLK = 210
MHz)、
デュアル・リンク FPD-Link III 出力、
ライン・レート = 3.675Gbps、
格子パターン、
RL = 100Ω		VDD11、VDD18、VDDIO800mW
消費電流
IDD消費電流、通常モードシングル、4 レーン、DSI 入力、
fDSI_CLK = 630MHz (fPCLK = 210
MHz)、
デュアル・リンク FPD-Link III 出力、
ライン・レート = 3.675Gbps、
格子パターン、
RL = 100Ω		VDD11165500mA
VDD182545mA
VDDIO210mA
IDDZ消費電流、パワーダウン・モードPDB = LVDD11140mA
VDD1815mA
VDDIO4mA
1.8V LVCMOS I/O
VIHHigh レベル入力電圧V(VDDIO) = 1.71V～1.89VPDB、GPIO0、
GPIO1、GPIO2、
GPIO3、D_GPIO0、
D_GPIO1、
D_GPIO2、
D_GPIO3、
GPIO5_REG、
GPIO6_REG、
GPIO7_REG、
GPIO8_REG、
MOSI、MISO、
SPLK、SS、
I2C_WC、I2S_CLK、
I2S_DA、I2S_DB、
I2S_DC、I2S_DD、REFCLK0、REFCLK1		0.65 × V(VDDIO)V
VILLow レベル入力電圧V(VDDIO) = 1.71V～1.89V00.35 × V(VDDIO)V
IIH入力 High 電流VIN = V(VDDIO) = 1.71V～1.89V、内部プルダウンは有効0100μA
VIN = V(VDDIO) = 1.71V～1.89V、内部プルダウンは無効GPIO0、GPIO1、
GPIO2、GPIO3、
D_GPIO0、
D_GPIO1、
D_GPIO2、
D_GPIO3、
GPIO5_REG、
GPIO6_REG、
GPIO7_REG、
GPIO8_REG、
MOSI、MISO、
SPLK、SS、
I2C_WC、I2S_CLK、
I2S_DA、I2S_DB、
I2S_DC、I2S_DD、REFCLK0、REFCLK1		010μA
IIL入力 Low 電流VIN = 0VPDB、GPIO0、
GPIO1、GPIO2、
GPIO3、D_GPIO0、
D_GPIO1、
D_GPIO2、
D_GPIO3、
GPIO5_REG、
GPIO6_REG、
GPIO7_REG、
GPIO8_REG、
MOSI、MISO、
SPLK、SS、
I2C_WC、I2S_CLK、
I2S_DA、I2S_DB、
I2S_DC、I2S_DD、REFCLK0、REFCLK1		-2020μA
IIN-STRAPストラップ・ピン入力電流VIN = 0V または V(VDDIO) = 1.71V～1.89VIDX、MODE_SEL0、MODE_SEL1-11μA
VOHHigh レベル出力電圧IOH = -2mA、V(VDDIO) = 1.71V～1.89VGPIO0、GPIO1、
GPIO2、GPIO3、
D_GPIO0、
D_GPIO1、
D_GPIO2、
D_GPIO3、
GPIO5_REG、
GPIO6_REG、
GPIO7_REG、
GPIO8_REG、
MOSI、MISO、
SPLK、SS、
I2C_WC、I2S_CLK、
I2S_DA、I2S_DB、
I2S_DC、I2S_DD、
REM_INTB		V(VDDIO) - 0.45V
VOLLow レベル出力電圧IOL = 2mA、V(VDDIO) = 1.71V～1.89V00.45V
IOS出力短絡電流VOUT = 0V-35mA
IOZTRI-STATE™ 出力電流VOUT = 0V または VDDIO、PDB = L-2020μA
3.3V LVCMOS I/O
VIHHigh レベル入力電圧V(VDDIO) = 3.0V～3.6VPDB、GPIO0、
GPIO1、GPIO2、
GPIO3、D_GPIO0、
D_GPIO1、
D_GPIO2、
D_GPIO3、
GPIO5_REG、
GPIO6_REG、
GPIO7_REG、
GPIO8_REG、
MOSI、MISO、
SPLK、SS、
I2C_WC、I2S_CLK、
I2S_DA、I2S_DB、
I2S_DC、I2S_DD、REFCLK0、REFCLK1		2.0V(VDDIO)V
VILLow レベル入力電圧V(VDDIO) = 3.0V～3.6V00.8V
IIH入力 High 電流VIN = V(VDDIO) = 3.0V～3.6V、内部プルダウンは有効0180μA
VIN = V(VDDIO) = 3.0V～3.6V、内部プルダウンは無効GPIO0、GPIO1、
GPIO2、GPIO3、
D_GPIO0、
D_GPIO1、
D_GPIO2、
D_GPIO3、
GPIO5_REG、
GPIO6_REG、
GPIO7_REG、
GPIO8_REG、
MOSI、MISO、
SPLK、SS、
I2C_WC、I2S_CLK、
I2S_DA、I2S_DB、
I2S_DC、I2S_DD、REFCLK0、REFCLK1		25μA
IIL入力 Low 電流VIN = 0VPDB、GPIO0、
GPIO1、GPIO2、
GPIO3、D_GPIO0、
D_GPIO1、
D_GPIO2、
D_GPIO3、
GPIO5_REG、
GPIO6_REG、
GPIO7_REG、
GPIO8_REG、
MOSI、MISO、
SPLK、SS、
I2C_WC、I2S_CLK、
I2S_DA、I2S_DB、
I2S_DC、I2S_DD、REFCLK0、REFCLK1		-2020μA
VOHHigh レベル出力電圧IOH = -4mA、V(VDDIO) = 3.0V～3.6VGPIO0、GPIO1、
GPIO2、GPIO3、
D_GPIO0、
D_GPIO1、
D_GPIO2、
D_GPIO3、
GPIO5_REG、
GPIO6_REG、
GPIO7_REG、
GPIO8_REG、
MOSI、MISO、
SPLK、SS、
I2C_WC、I2S_CLK、
I2S_DA、I2S_DB、
I2S_DC、I2S_DD、
REM_INTB		2.4V(VDDIO)V
VOLLow レベル出力電圧IOL = 4mA、V(VDDIO) = 3.0V～3.6V00.4V
IOS出力短絡電流VOUT = 0V-60mA
IOZTRI-STATE™ 出力電流VOUT = 0V または V(VDDIO)、PDB = L-2020μA
オープン・ドレイン出力
VOL出力 Low レベルV(VDDIO) = 3.0V～3.6V、IOL = 4mAINTB00.4V
V(VDDIO) = 1.71V～1.89V、IOL = 2mA00.45
IOH出力リーク電流V(VDDIO)-2020μA
シリアル制御バス I/O
VIH入力 High レベルI2C_SCL、I2C_SDA0.7 x V(VDDIO)V(VDDIO)V
VIL入力 Low レベル00.3 x V(VDDIO)V
VHYS入力ヒステリシス50mV
VOL1出力 Low レベル V(VDDIO) = 3.0V～3.6V、IOL = 3mAスタンダード・モード、ファースト・モード00.4V
 V(VDDIO) = 3.0V～3.6V、IOL = 20mAファースト・モード・プラス00.4V
VOL2出力 Low レベル V(VDDIO) = 1.71V～1.89V、IOL = 2mAファースト・モード、ファースト・モード・プラス00.2 x V(VDDIO)V
IIH入力 High 電流 VIN = V(VDDIO)-1010μA
IIL入力 Low 電流 VIN = 0V-1010μA
CIN入力容量5pF
FPD-LINK III トランシーバ
VODp-p差動出力電圧RL = 100Ω
バック・チャネルは無効		DOUT0+、DOU0-、DOUT1+、DOUT1-9001200mVp-p
VOUTシングルエンド出力電圧RL = 50Ω
バック・チャネルは無効		450600mV
ΔVOD出力電圧アンバランスRL = 100Ω150mV
VOS出力オフセット電圧RL = 100Ω550mV
ΔVOSオフセット電圧アンバランスRL = 100Ω150mV
IOS出力短絡電流FPD-link III 出力 = 0V-20mA
RT終端抵抗差動80100120Ω
シングルエンド405060Ω
VID-BC差動バック・チャネル入力振幅バック・チャネル・データ・レート = 5、10、20Mbps170mV
VIN-BCシングルエンド・バック・チャネル入力振幅170mV
DSI HSRX レシーバ
VCMRX(DC)同相電圧、HS 受信モード定常状態定常状態DSI0_D0P、
DSI0_D0N、
DSI0_D1P、
DSI0_D1N、
DSI0_D2P、
DSI0_D2N、
DSI0_D3P、
DSI0_D3N、
DSI0_CLKP、
DSI0_CLKN、
DSI1_D0P、
DSI1_D0N、
DSI1_D1P、
DSI1_D1N、
DSI1_D2P、
DSI1_D2N、
DSI1_D3P、
DSI1_D3N、
DSI1_CLKP、
DSI1_CLKN		70330mV
VCMRX(DC)同相電圧、HS 受信モード定常状態DSI0_D0P、
DSI0_D0N、
DSI0_D1P、
DSI0_D1N、
DSI0_D2P、
DSI0_D2N、
DSI0_D3P、
DSI0_D3N、
DSI0_CLKP、
DSI0_CLKN、
DSI1_D0P、
DSI1_D0N、
DSI1_D1P、
DSI1_D1N、
DSI1_D2P、
DSI1_D2N、
DSI1_D3P、
DSI1_D3N、
DSI1_CLKP、
DSI1_CLKN		70330mV
VIDTH差動入力 High スレッショルドデータ・レート ≤ 1.5Gbps70mV
VIDTL差動入力 Low スレッショルド-70mV
VIH-HSシングルエンド入力 High 電圧460mV
VIL-HSシングルエンド入力 Low 電圧-40mV
VTERM-ENHS 終端有効時のシングルエンド・スレッショルド450mV
ZID差動入力インピーダンス80100125Ω
DSI LPRX レシーバ
VIH-LPLP ロジック 1 入力電圧対応データ・レートが 1.5Gbps 以下の場合に適用可能DSI0_D0P、
DSI0_D0N、
DSI0_D1P、
DSI0_D1N、
DSI0_D2P、
DSI0_D2N、
DSI0_D3P、
DSI0_D3N、
DSI0_CLKP、
DSI0_CLKN、
DSI1_D0P、
DSI1_D0N、
DSI1_D1P、
DSI1_D1N、
DSI1_D2P、
DSI1_D2N、
DSI1_D3P、
DSI1_D3N、
DSI1_CLKP、
DSI1_CLKN		880mV
VIL-LPLP ロジック 0 入力電圧ULP 状態を除く550mV
VHYST入力ヒステリシス25mV