JAJSHA5B May   2019  – January 2021 DS90UH941AS-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 概要 (続き)
  6. 6 ピン構成と機能
    1.     ピン機能
  7. 7 仕様
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 DC 電気的特性
    6. 7.6 AC 電気的特性
    7. 7.7 外部クロック基準の推奨タイミング
    8. 7.8 シリアル制御バスの推奨タイミング
    9. 7.9 タイミング図
  8. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1  DSI レシーバ
        1. 8.3.1.1 DSI の動作モード
          1. 8.3.1.1.1 高速モード
          2. 8.3.1.1.2 25
          3. 8.3.1.1.3 グローバル動作タイミング・パラメータ
        2. 8.3.1.2 THS-SKIP の設定
        3. 8.3.1.3 DSI エラーおよびステータス
          1. 8.3.1.3.1 DSI/DPHY のエラー検出および報告
          2. 8.3.1.3.2 DSI プロトコル・エラー検出
          3. 8.3.1.3.3 DSI エラー報告
          4. 8.3.1.3.4 DSI エラー・カウンタ
          5. 8.3.1.3.5 DSI - FPD-Link III バッファのエラー
        4. 8.3.1.4 サポートされる DSI ビデオ形式
      2. 8.3.2  高速フォワード・チャネル・データ転送
      3. 8.3.3  バック・チャネル・データ転送
      4. 8.3.4  FPD-Link III ポート・レジスタ・アクセス
      5. 8.3.5  ビデオ制御信号
      6. 8.3.6  パワーダウン・ピン (PDB)
      7. 8.3.7  シリアル・リンク・フォルトの検出
      8. 8.3.8  割り込みサポート
        1. 8.3.8.1 割り込みピン (INTB)
        2. 8.3.8.2 リモート割り込みピン (REM_INTB)
      9. 8.3.9  GPIO サポート
        1. 8.3.9.1 GPIO[3:0] の設定
        2. 8.3.9.2 バック・チャネルの設定
        3. 8.3.9.3 GPIO_REG[8:5] の設定
      10. 8.3.10 SPI 通信
        1. 8.3.10.1 SPI モードの設定
        2. 8.3.10.2 フォワード・チャネル SPI の動作
        3. 8.3.10.3 リバース・チャネル SPI の動作
      11. 8.3.11 オーディオ・モード
        1. 8.3.11.1 I2S オーディオ・インターフェイス
          1. 8.3.11.1.1 I2S 伝送モード
          2. 8.3.11.1.2 I2S リピータ
          3. 8.3.11.1.3 スプリッタおよびレプリケート・モードでのオーディオ
        2. 8.3.11.2 TDM オーディオ・インターフェイス
      12. 8.3.12 HDCP
        1. 8.3.12.1 HDCP I2S オーディオ暗号化
      13. 8.3.13 組み込みセルフ・テスト (BIST)
        1. 8.3.13.1 BIST の構成と状態
        2. 8.3.13.2 フォワード・チャネルおよびバックワード・チャネルのエラー・チェック
      14. 8.3.14 内部パターン生成
        1. 8.3.14.1 パターンの選択肢
        2. 8.3.14.2 カラー・モード
        3. 8.3.14.3 ビデオ・タイミング・モード
        4. 8.3.14.4 外部タイミング
        5. 8.3.14.5 パターン反転
        6. 8.3.14.6 自動スクロール
        7. 8.3.14.7 追加機能
      15. 8.3.15 EMI 低減機能
        1. 8.3.15.1 SSC の許容入力範囲
    4. 8.4 デバイスの機能モード
      1. 8.4.1 モード選択設定 (MODE_SEL[1:0])
      2. 8.4.2 クロック・モード
        1. 8.4.2.1 DSI クロック・モード
        2. 8.4.2.2 ピクセル・クロック・モード
          1. 8.4.2.2.1 DSI 基準クロック・モード
          2. 8.4.2.2.2 外部基準クロック・モード
          3. 8.4.2.2.3 内部基準クロック
          4. 8.4.2.2.4 独立 2：2 モード用外部基準クロック
      3. 8.4.3 デュアル DSI 入力モード
        1. 8.4.3.1 デュアル DSI 動作要件
        2. 8.4.3.2 デュアル DSI 動作の有効化
        3. 8.4.3.3 デュアル DSI 制御およびステータス
      4. 8.4.4 3D 形式のサポート (シングル DSI 入力)
        1. 8.4.4.1 左 / 右 3D 形式のサポート
        2. 8.4.4.2 交互ライン 3D 形式のサポート
        3. 8.4.4.3 交互ピクセル 3D 形式のサポート
      5. 8.4.5 独立 2：2 モード
        1. 8.4.5.1 独立 2：2 モードの設定
        2. 8.4.5.2 独立 2：2 モードに設定するためのサンプル・コード
        3. 8.4.5.3 93
      6. 8.4.6 FPD-Link III の動作モード
        1. 8.4.6.1 シングル・リンク・モード
        2. 8.4.6.2 デュアル・リンク・モード
        3. 8.4.6.3 レプリケート・モード
        4. 8.4.6.4 スプリッタ・モード
          1. 8.4.6.4.1 DSI 対称型分割
            1. 8.4.6.4.1.1 対称型分割 – 左 / 右
            2. 8.4.6.4.1.2 対称型分割 – 交互ピクセル分割
            3. 8.4.6.4.1.3 対称型分割 – 交互ライン分割
            4. 8.4.6.4.1.4 103
          2. 8.4.6.4.2 DSI 非対称型分割
            1. 8.4.6.4.2.1 クロッピングによる非対称型分割
            2. 8.4.6.4.2.2 DSI の VC-ID による非対称型分割
          3. 8.4.6.4.3 スプリッタ動作の設定
    5. 8.5 プログラミング
      1. 8.5.1 シリアル制御バス
      2. 8.5.2 マルチマスタ調停のサポート
      3. 8.5.3 マルチマスタ動作に関する I2C の制約
      4. 8.5.4 新世代の FPD-Link III デバイスのためのデバイス・レジスタへのマルチマスタ・アクセス
      5. 8.5.5 旧世代の FPD-Link III デバイスのデバイス・レジスタへのマルチマスタ・アクセス
      6. 8.5.6 マルチマスタ動作の制御チャネル方向の制約
    6. 8.6 レジスタ・マップ
      1. 8.6.1 メイン・レジスタ
      2. 8.6.2 DSI ポート 0 およびポート 1 間接レジスタ
      3. 8.6.3 アナログ間接レジスタ
      4. 8.6.4 ポート 0 およびポート 1 パターン・ジェネレータ間接レジスタ
  9. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1 高速相互接続のガイドライン
      3. 9.2.3 アプリケーション曲線
  10. 10電源に関する推奨事項
    1. 10.1 VDD 電源
    2. 10.2 パワーアップと初期化
  11. 11レイアウト
    1. 11.1 レイアウトのガイドライン
      1. 11.1.1 グランド
      2. 11.1.2 FPD-Link III 信号トレースの配線
      3. 11.1.3 DSI 信号トレースの配線
    2. 11.2 レイアウト例
  12. 12デバイスおよびドキュメントのサポート
    1. 12.1 ドキュメントのサポート
      1. 12.1.1 関連資料
    2. 12.2 サポート・リソース
    3. 12.3 商標
    4. 12.4 静電気放電に関する注意事項
    5. 12.5 用語集
  13. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.6.1 メイン・レジスタ

表 8-13 に、DS90UH941AS-Q1 のメモリマップト・レジスタを示します。これらのレジスタには、シリアル制御インターフェイス (I2C) からも双方向制御チャネルからもアクセスできます。表 8-13 にないレジスタ・オフセット・アドレスはすべて予約済みと見なすべきであり、レジスタ内容は変更しないでください。

表 8-13 メイン・レジスタの概要
アドレス略称レジスタ名セクション
0x0I2C_DEVICE_ID表示
0x1RESET_CTL表示
0x2DEVICE_CFG表示
0x3GENERAL_CFG表示
0x4GENERAL_CFG2表示
0x5I2C_MASTER_CFG表示
0x6DES_ID_DES_ID_1表示
0x7SlaveID_0表示
0x8SlaveAlias_0表示
0x9SDA_SETUP表示
0xACRC_ERROR0表示
0xBCRC_ERROR1表示
0xCGENERAL_STS表示
0xDGPIO_0_Config表示
0xEGPIO_1_and_GPIO_2_Config表示
0xFGPIO_3_Config表示
0x10GPIO_5_and_GPIO_6_Config表示
0x11GPIO_7_and_GPIO_8_Config表示
0x12DATAPATH_CTL表示
0x13TX_MODE_STS表示
0x14TX_BIST_CTL表示
0x16BCC_WDOG_CTL表示
0x17I2C_CONTROL表示
0x18SCL_HIGH_TIME表示
0x19SCL_LOW_TIME表示
1x0ADATAPATH_CTL2表示
0x1BBIST_BC_ERRORS表示
0x1CGPI_PIN_STS1表示
0x1DGPI_PIN_STS2表示
1x0ETX_PORT_SEL表示
0x1FFREQ_COUNTER表示
0x20DES_CAP1表示
0x21DES_CAP2表示
0x26LINK_DET_CTL表示
0x2EMAILBOX_2E表示
0x2FMAILBOX_2F表示
0x30REM_INTB_CTRL表示
0x32IMG_LINE_SIZE0表示
0x33IMG_LINE_SIZE1表示
0x34IMG_DELAY0_IMG_DELAY0_P1表示
0x35IMG_DELAY1_IMG_DELAY_P1表示
0x36CROP_START_X0_CROP_START_X0_P1表示
0x37CROP_START_X1_CROP_START_X1_P1表示
0x38CROP_STOP_X0_CROP_STOP_X0_P1表示
0x39CROP_STOP_X1_CROP_STOP_X1_P1表示
0x3ACROP_START_Y0_CROP_START_Y0_P1表示
0x3BCROP_START_Y1_CROP_START_Y1_P1表示
0x3CCROP_STOP_Y0_CROP_STOP_Y0_P1表示
0x3DCROP_STOP_Y1_CROP_STOP_Y1_P1表示
0x3ESPLIT_CLK_CTL0_SPLIT_CLK_CTL0_P1表示
0x3FSPLIT_CLK_CTL1_SPLIT_CLK_CTL1_P1表示
0x40IND_ACC_CTL表示
0x41IND_ACC_ADDR表示
0x42IND_ACC_DATA表示
0x4FBRIDGE_CTL表示
0x50BRIDGE_STS表示
0x54BRIDGE_CFG表示
0x55AUDIO_CFG表示
0x56BRIDGE_CFG2表示
0x57TDM_CONFIG表示
0x58VIDEO_3D_STS表示
0x59DUAL_DSI_CTL_STS表示
5x0ADUAL_STS_DUAL_STS_P1表示
0x5BDUAL_CTL1表示
0x5CDUAL_CTL2表示
5x0DFREQ_LOW表示
0x5EFREQ_HIGH表示
0x5FDSI_FREQ_DSI_FREQ_P1表示
0x60SPI_TIMING1表示
0x61SPI_TIMING2表示
0x62SPI_CONFIG表示
0x63VCID_SPLIT_CTL表示
0x64PGCTL_PGCTL_P1表示
0x65PGCFG_PGCFG_P1表示
0x66PGIA_PGIA_P1表示
0x67PGID_PGID_P1表示
0x6AIMG_HSYNC_CTL0_IMG_HSYNC_CTL0_P1表示
0x6BIMG_HSYNC_CTL1_IMG_HSYNC_CTL1_P1表示
0x6CIMG_HSYNC_CTL2_IMG_HSYNC_CTL2_P1表示
0x6DBCC_STATUS表示
0x6EBCC_CONFIG表示
0x6FFC_BCC_TEST表示
0x70SlaveID_1表示
0x71SlaveID_2表示
0x72SlaveID_3表示
0x73SlaveID_4表示
0x74SlaveID_5表示
0x75SlaveID_6表示
0x76SlaveID_7表示
0x77SlaveAlias_1表示
0x78SlaveAlias_2表示
0x79SlaveAlias_3表示
0x7ASlaveAlias_4表示
0x7BSlaveAlias_5表示
0x7CSlaveAlias_6表示
0x7DSlaveAlias_7表示
0x80RX_BKSV0表示
0x81RX_BKSV1表示
0x82RX_BKSV2表示
0x83RX_BKSV3表示
0x84RX_BKSV4表示
0x90TX_KSV0表示
0x91TX_KSV1表示
0x92TX_KSV2表示
0x93TX_KSV3表示
0x94TX_KSV4表示
0xA0RX_BCAPS表示
0xA1RX_BSTATUS0表示
0xA2RX_BSTATUS1表示
0xC0HDCP_DBG表示
0xC2HDCP_CFG表示
0xC3HDCP_CTL表示
0xC4HDCP_STS表示
0xC6HDCP_ICR表示
0xC7HDCP_ISR表示
0xC8NVM_CTL表示
0xCDHDCP_CFG2表示
0xCEBLUE_SCREEN表示
0xE0HDCP_DBG_ALIAS表示
0xE2HDCP_CFG_ALIAS表示
0xE3HDCP_CTL_ALIAS表示
0xE4HDCP_STS_ALIAS表示
0xE6HDCP_ICR_ALIAS表示
0xE7HDCP_ISR_ALIAS表示
0xF0HDCP_TX_ID0表示
0xF1HDCP_TX_ID1表示
0xF2HDCP_TX_ID2表示
0xF3HDCP_TX_ID3表示
0xF4HDCP_TX_ID4表示
0xF5HDCP_TX_ID5表示

表 8-14 に、このセクションでアクセス・タイプに使用しているコードを示します。

表 8-14 レジスタ・アクセス・タイプ・コード
アクセス・タイプコード説明
RR読み出し専用アクセス
R/SR/S読み出し専用アクセス / 起動時のストラップ・ピン設定に基づいて設定
R/WR/W読み出し / 書き込みアクセス
R/CORR/COR読み出すことでクリア / 次にステータスを読み出し
R/W/RCR/W/RC読み出し / 書き込みアクセス / 読み出すことでクリア
R/W/SR/W/S読み出し / 書き込みアクセス / 起動時のストラップ・ピン設定に基づいて設定

8.6.1.1 I2C_DEVICE_ID レジスタ (アドレス = 0x0) [リセット = ストラップ]

表 8-15 に、I2C_DEVICE_ID を示します。

概略表に戻ります。

表 8-15 I2C_DEVICE_ID レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1DEVICE_ID
DEVICE_ID_P1		R/W/Sストラップシリアライザの 7 ビット・アドレス：
デフォルトは、IDx ストラップ・ピンによって設定されたアドレスです。
PORT1_I2C_EN がセットされている場合、この値はポート 1 用にデフォルトの「IDx ストラップ値 + 1」に設定されます。
この値を書き込む場合、セカンダリ・ポートの I2C アドレスを適切に設定できるように、DEVICE_ID 値の最下位ビットを 0 に設定する必要があります。
0SER_IDR/W0h0：デバイス ID は IDX ピンで設定されます (デフォルト)。
1：デバイス ID は 0x00[7:1] で設定されます。

8.6.1.2 RESET_CTL レジスタ (アドレス = 0x1) [リセット = ストラップ]

表 8-16 に、RESET_CTL を示します。

概略表に戻ります。

このレジスタは読み出し専用です。

表 8-16 RESET_CTL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4RESERVEDR0h予約済み
3DISABLE_DSIR/W/SストラップDSI リセット：
アナログ DSI とデジタル DSI をリセットします。このビットは自動ではクリアされません。このビットは MODE_SEL1 ピンのストラップ・オプションです。
1：リセット
0：通常動作
2DSI_RESETR/W0hDSI リセット：
短いパルスでアナログ DSI とデジタル DSI をリセットします。このビットは自動でクリアされます。
1：リセット
0：通常動作
1DIGITAL_RESET1R/W0hデジタル・リセット：
レジスタを含むデジタル・ブロック全体をリセットします。このビットは自動でクリアされます。
1：リセット
0：通常動作
0DIGITAL_RESET0R/W0hデジタル・リセット：
レジスタを除くデジタル・ブロック全体をリセットします。このビットは自動でクリアされます。
1：リセット
0：通常動作
このビットをセットすると、ピン・ストラップによって書き込まれるレジスタが、元のストラップ値に復元されます。この表では、これらのレジスタにはデフォルト値として「ストラップ」と表示されています。

8.6.1.3 DEVICE_CFG レジスタ (アドレス = 0x2) [リセット = 0h]

表 8-17 に、DEVICE_CFG を示します。

概略表に戻ります。

表 8-17 DEVICE_CFG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7RESERVEDR0h予約済み
6DSI1_CLK_PN_SWAPR/W0hDSI ポート 1 のクロック・レーンの P/N ピンの順序を反転：
0：DSI ポート 1 のクロック・レーンの P 入力を P に、N 入力を N に割り当てます。
1：DSI ポート 1 のクロック・レーンの P 入力を N に、N 入力を P に割り当てます。
5DSI1_DATA_PN_SWAPR/W0hDSI ポート 1 のデータ・レーンの P/N ピンの順序を反転：
0：DSI ポート 1 のデータ・レーンの P 入力を P に、N 入力を N に割り当てます。
：DSI ポート 1 のデータ・レーンの P 入力を N に、N 入力を P に割り当てます。
4DSI1_LANE_REVERSER/W0hDSI ポート 1 のレーンの順序を反転：
0：DSI ポート 1 のレーン 3、2、1、0 の入力をレーン 3、2、1、0 に割り当てます。
1：DSI ポート 1 のレーン 3、2、1、0 の入力をレーン 0、1、2、3 に割り当てます。
3RESERVEDR0h予約済み
2DSI0_CLK_PN_SWAPR/W0hDSI ポート 0 のクロック・レーンの P/N ピンの順序を反転：
0：DSI ポート 0 のクロック・レーンの P 入力を P に、N 入力を N に割り当てます。
1：DSI ポート 0 のクロック・レーンの P 入力を N に、N 入力を P に割り当てます。
1DSI0_DATA_PN_SWAPR/W0hDSI ポート 0 のデータ・レーンの P/N ピンの順序を反転：
0：DSI ポート 0 のデータ・レーンの P 入力を P に、N 入力を N に割り当てます。
1：DSI ポート 0 のデータ・レーンの P 入力を N に、N 入力を P に割り当てます。
0DSI0_LANE_REVERSER/W0hDSI ポート 0 のレーンの順序を反転：
0：DSI ポート 0 のレーン 3、2、1、0 の入力をレーン 3、2、1、0 に割り当てます。
1：DSI ポート 0 のレーン 3、2、1、0 の入力をレーン 0、1、2、3 に割り当てます。

8.6.1.4 GENERAL_CFG レジスタ (アドレス = 0x3) [リセット = 92h]

表 8-18 に、GENERAL_CFG を示します。

概略表に戻ります。

表 8-18 GENERAL_CFG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7RX_CRC_CHECKER_
ENABLE		R/W1hCRC チェッカの有効化
0：無効
1：有効
6IO_PULLDOWN_DISR/W0hI/O プルダウンの無効化
セットすると、以下のデジタル I/O ピンの内部プルダウン抵抗が無効化されます。
GPIO0、GPIO1、D_GPIO0、D_GPIO1、D_GPIO2、D_GPIO3、I2S_CLK、I2S_WC、I2S_DA、I2S_DB、I2S_DC、I2S_DD
5TX_AUTO_ACK
TX_AUTO_ACK_P1		R/W0hI2C リモート書き込みを自動的にアクノリッジ
有効化すると、デシリアライザ (またはリモート I2C スレーブ (I2C PASS ALL が有効化されている場合)) への I2C 書き込みに対して、デシリアライザが書き込みをアクノリッジするのを待たずに即座にアクノリッジが返されます。これにより、I2C バスのスループットが向上します。
1：有効化
0：無効化
PORT1_SEL がセットされている場合、このレジスタはポート 1 の動作を制御します。
4FILTER_ENABLER/W1hHS、VS、DE の 2 クロック・フィルタ
有効化すると、DE、HS、VS 上の 2 PCLK サイクル未満のパルスは除去されます。
1：フィルタ処理を有効化
0：フィルタ処理を無効化
3I2C_PASS_THROUGH
I2C_PASS_THROUGH_P1		R/W0hI2C パススルー・モード
0：パススルーを無効化
1：パススルーを有効化
PORT1_SEL がセットされている場合、このレジスタはポート 1 の動作を制御します。
2RESERVEDR0h予約済み
1PCLK_AUTOR/W1hDSI クロックまたは外部 REFCLK に切り替え
1：自動切り替えを有効化
0：自動切り替えを無効化
0RESERVEDR0h予約済み

8.6.1.5 GENERAL_CFG2 レジスタ (アドレス = 0x4) [リセット = 0h]

表 8-19 に、GENERAL_CFG2 を示します。

概略表に戻ります。

表 8-19 GENERAL_CFG2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6RESERVEDR0h予約済み
5CRC_ERROR_RESETR/W0hCRC エラー・カウンタをクリアします。このビットは自動ではクリアされません。
1：カウンタをクリア
0：通常動作
4
RESERVED		R/W0h予約済み
3-2RESERVEDR0h予約済み
1FC_BCC_CRC6_OV
FC_BCC_CRC6_OV_P1		R/W0h拡張フォワード・チャネル CRC およびスタート・シーケンスのオーバーライド・イネーブル
1：拡張フォワード・チャネル CRC およびスタート・シーケンスのサポートを有効化または無効化するために FC_BCC_CRC6_OV_VAL の値を使用
0：拡張フォワード・チャネル CRC およびスタート・シーケンスのサポートを有効化または無効化するためにデシリアライザ機能リストを使用
PORT1_SEL がセットされている場合、このレジスタはポート 1 の動作を制御します。
0FC_BCC_CRC6_OV_VAL
FC_BCC_CRC6_OV_VAL_P1		R/W0h拡張フォワード・チャネル CRC およびスタート・シーケンスの有効化
FC_BCC_CRC6_OV が 1 の場合、この値を使用して拡張フォワード・チャネル CRC およびスタート・シーケンスのサポートを制御します。
1：拡張フォワード・チャネル CRC およびスタート・シーケンスを有効化
0：拡張フォワード・チャネル CRC およびスタート・シーケンスを無効化
PORT1_SEL がセットされている場合、このレジスタはポート 1 の動作を制御します。

8.6.1.6 I2C_MASTER_CFG レジスタ (アドレス = 0x5) [リセット = 0h]

表 8-20 に、I2C_MASTER_CFG を示します。

概略表に戻ります。

表 8-20 I2C_MASTER_CFG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-5RESERVEDR0h予約済み
4-3SDA_OUT_DELAYR/W0hSDA 出力遅延
このフィールドは SDA 出力の出力遅延を設定します。この値を設定すると、出力遅延が 40ns 単位で増えます。SCL から SDA までの出力遅延の公称値は以下の通りです。
00：200ns
01：240ns
10：280ns
11：320ns
実際の遅延は、システムの容量と信号の立ち上がり / 立ち下がり時間に応じてより大きくなる場合があります。
2LOCAL_WRITE_DISR/W0hローカルのレジスタへのリモート書き込みの無効化
このビットを 1 に設定すると、制御チャネル全体からのローカル・デバイスのレジスタへのリモート書き込みが禁止されます。これにより、デシリアライザに接続された I2C マスタからのシリアライザのレジスタへの書き込みが禁止されます。このビットをセットしても、シリアライザの I2C スレーブへのリモート・アクセスには影響しません。
1I2C_BUS_TIMER
_SPEEDUP		R/W0hI2C バスのウォッチドッグ・タイマを短縮
1：ウォッチドッグ・タイマは約 50µs 後に満了
0：ウォッチドッグ・タイマは約 1 秒後に満了
0I2C_BUS_TIMER
_DISABLE		R/W0hI2C バスのウォッチドッグ・タイマを無効化
I2C ウォッチドッグ・タイマを使って I2C バスがフリーであること、またはトランザクションの異常終了の後でハングアップしていることを検出できます。SDA が High でありかつ約 1 秒間信号伝達が見られない場合、I2C バスはフリーであるとみなされます。SDA が Low でありかつ信号伝達が見られない場合、本デバイスは SCL で 9 クロックを駆動することでバスをクリアすることを試みます。

8.6.1.7 DES_ID_DES_ID_1 レジスタ (アドレス = 0x6) [リセット = 0h]

表 8-21 に、DES_ID_DES_ID_1 を示します。

FPD-Link III TX ポート専用のレジスタです。FPD-Link III ポート選択レジスタ 0x1E を使うと、I2C の読み出し / 書き込みコマンドでアクセスできる専用の TX ポート・レジスタを選択できます。

概略表に戻ります。

表 8-21 DES_ID_DES_ID_1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1DES_DEV_ID
DES_DEV_ID_P1		R/W0h7 ビットのデシリアライザ・デバイス ID
リモート・デシリアライザの I2C スレーブ ID を設定します。このフィールドの値を 0 にすると、リモート・デシリアライザへの I2C アクセスが無効化されます。このフィールドは、RX のロックが検出されるとすぐに双方向制御チャネルによって自動的に設定されます。
ソフトウェアはこの値を上書きできますが、FREEZE DEVICE ID ビットもアサートして双方向制御チャネルによる書き込みを禁止する必要があります。
PORT1_SEL がセットされている場合、このレジスタは、ポート 1 に接続されたデシリアライザのデシリアライザ・デバイス ID を示します。
0FREEZE_DEVICE_ID
FREEZE_DEVICE_ID_P1		R/W0hデシリアライザ・デバイス ID の固定
双方向制御チャネルによるデシリアライザ・デバイス ID の自動書き込みを禁止します。ID は、すでに書き込まれた値に固定されます。
PORT1_SEL がセットされている場合、このビットは DES_DEV_ID_P1 を制御します。

8.6.1.8 SlaveID_0 レジスタ (アドレス = 0x7) [リセット = 0h]

表 8-22 に、SlaveID_0 を示します。

FPD-Link III TX ポート専用のレジスタです。FPD-Link III ポート選択レジスタ 0x1E を使うと、I2C の読み出し / 書き込みコマンドでアクセスできる専用の TX ポート・レジスタを選択できます。

概略表に戻ります。

表 8-22 SlaveID_0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1SLAVE_ID0
SLAVE_ID0_P1		R/W0hPORT1_SEL がセットされている場合、このレジスタはポート 1 の SLAVE_ID0 を制御します。7 ビットのリモート・スレーブ・デバイス ID 0
リモート・デシリアライザに接続されたリモート I2C スレーブ・デバイスの I2C 物理アドレスを設定します。I2C トランザクションがスレーブ・エイリアス ID0 にアドレス指定された場合、そのトランザクションが双方向制御チャネルでデシリアライザに転送される前に、そのトランザクションはこのアドレスに再割り当てされます。
0RESERVEDR/W0h予約済み。

8.6.1.9 SlaveAlias_0 レジスタ (アドレス = 0x8) [リセット = 0h]

表 8-23 に、SlaveAlias_0 を示します。

FPD-Link III TX ポート専用のレジスタです。FPD-Link III ポート選択レジスタ 0x1E を使うと、I2C の読み出し / 書き込みコマンドでアクセスできる専用の TX ポート・レジスタを選択できます。

概略表に戻ります。

表 8-23 SlaveAlias_0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1SLAVE_ALIAS_ID0
SLAVE_ALIAS_ID0_P1		R/W0hPORT1_SEL がセットされている場合、このレジスタはポート 1 の SLAVE_ALIAS_ID0 を制御します。7 ビットのリモート・スレーブ・デバイス・エイリアス ID 0
リモート・デシリアライザに接続された I2C スレーブ・デバイスを指定したトランザクションを検出するためのデコーダを設定します。このトランザクションは、スレーブ ID0 レジスタで指定されたアドレスに再割り当てされます。このフィールドの値を 0 にすると、リモート I2C スレーブへのアクセスが無効化されます。
0RESERVEDR0h予約済み

8.6.1.10 SDA_SETUP レジスタ (アドレス = 0x9) [リセット = 1h]

表 8-24 に、SDA_SETUP を示します。

概略表に戻ります。

表 8-24 SDA_SETUP レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4RESERVEDR0h予約済み
3-0TX_SDA_SETUPR/W1hリモートの Ack の SDA 出力セットアップ
制御チャネル (リモート) アクセスがアクティブな場合、このフィールドは、ACK サイクル中の SCL の立ち上がりエッジに対する SDA 出力からのセットアップ時間を設定します。この値を設定すると、セットアップ時間が 640ns 単位で増加します。このフィールドが 0 のときの SDA から SCL への出力セットアップ時間の公称値は 80ns です。

8.6.1.11 CRC_ERROR0 レジスタ (アドレス = 0xA) [リセット = 0h]

表 8-25 に、CRC_ERROR0 を示します。

FPD-Link III TX ポート専用のレジスタです。FPD-Link III ポート選択レジスタ 0x1E を使うと、I2C の読み出し / 書き込みコマンドでアクセスできる専用の TX ポート・レジスタを選択できます。

概略表に戻ります。

表 8-25 CRC_ERROR0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0CRC_ERROR_7:0
_CRC_ERROR_P1_7:0		R0hバック・チャネル CRC エラー・カウンタ
PORT1_SEL がセットされている場合、このレジスタはポート 1 のステータスを示します。
バック・チャネル CRC エラー数 (下位 8 ビット)。このレジスタは、レジスタ 0x04 の CRC ERROR RESET を使ってクリアされます。

8.6.1.12 CRC_ERROR1 レジスタ (アドレス = 0xB) [リセット = 0h]

表 8-26 に、CRC_ERROR1 を示します。

FPD-Link III TX ポート専用のレジスタです。FPD-Link III ポート選択レジスタ 0x1E を使うと、I2C の読み出し / 書き込みコマンドでアクセスできる専用の TX ポート・レジスタを選択できます。

概略表に戻ります。

表 8-26 CRC_ERROR1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0CRC_ERROR_15:8
_CRC_ERROR_P1_15:8		R0hバック・チャネル CRC エラー・カウンタ
PORT1_SEL がセットされている場合、このレジスタは、バック・チャネル CRC エラーのポート 1 ステータス番号 (上位 8 ビット) を示します。このレジスタは、レジスタ 0x04 の CRC ERROR RESET を使ってクリアされます。

8.6.1.13 GENERAL_STS レジスタ (アドレス = 0xC) [リセット = 0h]

表 8-27 に、GENERAL_STS を示します。

このレジスタの一部のビットは FPD-Link III TX ポート専用です。FPD-Link III ポート選択レジスタ 0x1E を使うと、I2C の読み出し / 書き込みコマンドでアクセスできる専用の TX ポート・レジスタを選択できます。

概略表に戻ります。

表 8-27 GENERAL_STS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7RESERVEDR0h汎用ステータス・レジスタ
PORT1_SEL がセットされている場合、このレジスタはポート 1 のステータスを示します。
予約済み
6DSI_ERRORR0hDSI 間接レジスタの DSI_FPD3_ERR、DSI_CMD_OVER、DSI_EOT_ERR、DSI_READ_WOUT_BTA、DSI_ERROR_DET の論理和です。読み出してもクリアされません。
デュアル DSI または独立 DSI - FPD-Link III モードでは、このビットは、どちらかの DSI 入力でエラーが検出されたことを示します。
5DPHY_ERRORR0hDSI 間接レジスタの LANE_SYNC_ERROR と DPHY_LANE_ERROR の論理和です。読み出してもクリアされません。
デュアル DSI モードまたは独立 2：2 モードでは、このビットは、どちらかの DPHY 入力でエラーが検出されたことを示します。
4LINK_LOST
LINK_LOST_P1		R0h選択されたポートのリンク喪失フラグ：
このビットは、リンクの喪失が検出されたことを示します。レジスタ 0x04 の CRC ERROR RESET を使ってクリアされるまで、このレジスタ・ビットは High に維持されます。
PORT1_SEL がセットされている場合、このレジスタはポート 1 のステータスを示します。
3BIST_CRC_ERROR
BIST_CRC_ERROR_P1		R0hデシリアライザとの BIST 通信中の CRC エラー。このビットは BIST の再開またはレジスタ 0x04 の CRC ERROR RESET のアサートでクリアされます。
PORT1_SEL がセットされている場合、このレジスタはポート 1 のステータスを示します。
2PCLK_DETECT
PCLK_DETECT_P1		R0hピクセル・クロック検出：
周波数検出回路が、FREQ_LOW レジスタの周波数要件を満たす有効なピクセル・クロックを検出したことを示します。
1：有効なピクセル・クロックを検出
0：有効なピクセル・クロックを未検出
スプリッタ・モードまたは独立 2：2 モードでは、選択されたポートのステータスを示します。
PORT1_SEL がセットされている場合、このレジスタはポート 1 のステータスを示します。
1DES_ERROR
DES_ERROR_P1		R0h選択されたポートのデシリアライザ・エラー検出：
デシリアライザとの通信中の CRC エラー。このビットは、リンクの喪失またはレジスタ 0x04 の CRC ERROR RESET のアサートでクリアされます。
0LINK_DETECT
LINK_DETECT_P1		R0h選択されたポートのリンク検出ステータス：
1：ケーブル・リンクを検出
0：ケーブル・リンクを未検出

8.6.1.14 GPIO_0_Config レジスタ (アドレス = 0xD) [リセット = 20h]

表 8-28 に、GPIO_0_Config を示します。

概略表に戻ります。

表 8-28 GPIO_0_Config レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4REV_IDR2hGPIO0 と D_GPIO0 の設定
PORT1_SEL がセットされている場合、このレジスタは D_GPIO0 ピンを制御します。
リビジョン ID
0010：DS90Ux941AS-Q1
3GPIO0_OUTPUT_VALUE
D_GPIO0_OUTPUT_VALUE		R/W0hローカル GPIO 出力値
GPIO 機能が有効化されており、かつローカル GPIO の方向が出力であり、リモート GPIO 制御が無効化されている場合、この値は GPIO ピンに出力されます。リンクが失われた場合、リモート・デフォルト・モードの GPIO ピンにもこの値は出力されます。
2-0GPIO0_MODE
D_GPIO0_MODE		R/W0hGPIO 0 モード
GPIO ピンの動作モードを決定します。
x00：機能入力モード、GPIO0 入力
x10：トライステート
001：GPIO モード、出力
011：GPIO モード、入力
101：リモート・ホールド - 出力リモート・データ、リンク喪失時にデータを保持
111：リモート・デフォルト - 出力リモート・データ、リンク喪失時にデフォルト・データ (OUTPUT VALUE) を駆動

8.6.1.15 GPIO_1_and_GPIO_2_Config レジスタ (アドレス = 0xE) [リセット = 0h]

表 8-29 に、GPIO_1_and_GPIO_2_Config を示します。

概略表に戻ります。

表 8-29 GPIO_1_and_GPIO_2_Config レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7GPIO2_OUTPUT_VALUE
D_GPIO2_OUTPUT_VALUE		R/W0hGPIO1/GPIO2 と D_GPIO1/D_GPIO2 の設定
PORT1_SEL がセットされている場合、このレジスタは D_GPIO1 および D_GPIO2 ピンを制御します。
ローカル GPIO 出力値
GPIO 機能が有効化されており、かつローカル GPIO の方向が出力であり、リモート GPIO 制御が無効化されている場合、この値は GPIO ピンに出力されます。リンクが失われた場合、リモート・デフォルト・モードの GPIO ピンにもこの値は出力されます。
6-4GPIO2_MODE
D_GPIO2_MODE		R/W0hGPIO 2 モード
GPIO ピンの動作モードを決定します。
x00：機能入力モード、I2S_DC 入力
x10：トライステート
001：GPIO モード、出力
011：GPIO モード、入力
101：リモート・ホールド - 出力リモート・データ、リンク喪失時にデータを保持
111：リモート・デフォルト - 出力リモート・データ、リンク喪失時にデフォルト・データ (OUTPUT VALUE) を駆動
3GPIO1_OUTPUT_VALUE
D_GPIO1_OUTPUT_VALUE		R/W0hローカル GPIO 出力値
GPIO 機能が有効化されており、かつローカル GPIO の方向が出力であり、リモート GPIO 制御が無効化されている場合、この値は GPIO ピンに出力されます。リンクが失われた場合、リモート・デフォルト・モードの GPIO ピンにもこの値は出力されます。
2-0GPIO1_MODE
D_GPIO1_MODE		R/W0hGPIO 1 モード
GPIO ピンの動作モードを決定します。
x00：機能入力モード、GPIO1 入力
x10：トライステート
001：GPIO モード、出力
011：GPIO モード、入力
101：リモート・ホールド - 出力リモート・データ、リンク喪失時にデータを保持
111：リモート・デフォルト - 出力リモート・データ、リンク喪失時にデフォルト・データ (OUTPUT VALUE) を駆動

8.6.1.16 GPIO_3_Config レジスタ (アドレス = 0xF) [リセット = 0h]

表 8-30 に、GPIO_3_Config を示します。

概略表に戻ります。

表 8-30 GPIO_3_Config レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4RESERVEDR/W0hGPIO3 と D_GPIO3 の設定
PORT1_SEL がセットされている場合、このレジスタは D_GPIO3 ピンを制御します。
予約済み。
3GPIO3_OUTPUT_VALUE
D_GPIO3_OUTPUT_VALUE		R/W0hローカル GPIO 出力値
GPIO 機能が有効化されており、かつローカル GPIO の方向が出力であり、リモート GPIO 制御が無効化されている場合、この値は GPIO ピンに出力されます。リンクが失われた場合、リモート・デフォルト・モードの GPIO ピンにもこの値は出力されます。
2-0GPIO3_MODE
D_GPIO3_MODE		R/W0hGPIO 3 モード
GPIO ピンの動作モードを決定します。
x00：機能入力モード、I2S_DD 入力
x10：トライステート
001：GPIO モード、出力
011：GPIO モード、入力
101：リモート・ホールド - 出力リモート・データ、リンク喪失時にデータを保持
111：リモート・デフォルト - 出力リモート・データ、リンク喪失時にデフォルト・データ (OUTPUT VALUE) を駆動

8.6.1.17 GPIO_5_and_GPIO_6_Config レジスタ (アドレス = 0x10) [リセット = 0h]

表 8-31 に、GPIO_5_and_GPIO_6_Config を示します。

概略表に戻ります。

表 8-31 GPIO_5_and_GPIO_6_Config レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7GPIO6_OUTPUT_VALUER/W0hローカル GPIO 出力値
GPIO 機能が有効化されており、ローカル GPIO の方向が出力である場合、この値は GPIO ピンに出力されます。
6RESERVEDR0h予約済み
5-4GPIO6_DIRR/W0hGPIO 6 モードは、機能モードまたは GPIO モードの入力方向または出力方向にパッドを設定します。
{GPIO DIR、GPIO EN}
00：機能モード入力
10：トライステート
01：GPIO モード出力
11：GPIO モード入力
3GPIO5_OUTPUT_VALUER/W0hローカル GPIO 出力値
GPIO 機能が有効化されており、ローカル GPIO の方向が出力である場合、この値は GPIO ピンに出力されます。
2RESERVEDR0h予約済み
1-0GPIO5_MODER/W0hGPIO 5 モードは、機能モードまたは GPIO モードの入力方向または出力方向にパッドを設定します。
{GPIO DIR、GPIO EN}
00：機能モード入力
10：トライステート
01：GPIO モード出力
11：GPIO モード入力

8.6.1.18 GPIO_7_and_GPIO_8_Config レジスタ (アドレス = 0x11) [リセット = 0h]

表 8-32 に、GPIO_7_and_GPIO_8_Config を示します。

概略表に戻ります。

表 8-32 GPIO_7_and_GPIO_8_Config レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7GPIO8_OUTPUT_VALUER/W0hローカル GPIO 出力値
GPIO 機能が有効化されており、ローカル GPIO の方向が出力である場合、この値は GPIO ピンに出力されます。
6RESERVEDR0h予約済み
5-4GPIO8_MODER/W0hGPIO 8 モードは、機能モードまたは GPIO モードの入力方向または出力方向にパッドを設定します。
{GPIO DIR、GPIO EN}
00：機能モード入力
10：トライステート
01：GPIO モード出力
11：GPIO モード入力
3GPIO7_OUTPUT_VALUER/W0hローカル GPIO 出力値
GPIO 機能が有効化されており、ローカル GPIO の方向が出力である場合、この値は GPIO ピンに出力されます。
2RESERVEDR0h予約済み
1-0GPIO7_MODER/W0hGPIO 7 モードは、機能モードまたは GPIO モードの入力方向または出力方向にパッドを設定します。
{GPIO DIR、GPIO EN}
00：機能モード入力
10：トライステート
01：GPIO モード出力
11：GPIO モード入力

8.6.1.19 DATAPATH_CTL レジスタ (アドレス = 0x12) [リセット = 0h]

表 8-33 に、DATAPATH_CTL を示します。

概略表に戻ります。

表 8-33 DATAPATH_CTL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7RESERVEDR0h予約済み
6PASS_RGBR/W0hこのビットをセットすると、DS90UH941x-Q1 の DE と無関係に RGB データが転送されます。このビットをセットすると、DS90UB926-Q1、DS90UB928-Q1、DS90UB940-Q1、DS90UB948-Q1 と組み合わせた動作が可能です。しかし、このビットをセットすると、HDCP 動作が禁止され、パケット化されたオーディオが阻止されることに注意します。
1：DE と無関係に RGB を転送
0：通常動作
5DE_POLARITYR/W0hこのビットは DE (データ・イネーブル) 信号の極性を示します。
1：DE は反転 (アクティブ Low、アイドル High)
0：DE は非反転 (アクティブ High、アイドル Low)
4I2S_RPTR_REGENR/W0h1：リピータは I2S ピンから I2S を再生成
0：リピータはビデオ・ピンから I2S をパススルー
3I2S_B_OVERRIDER/W0hI2S チャネル B オーバーライド
1：Reg_12[0] の I2S チャネル B イネーブルをセット
0：I2S チャネル B を無効化
2VIDEO_18B_ENR/W0h18 ビット・ビデオ選択
1：18 ビット・ビデオ・モードを選択
0：24 ビット・ビデオ・モードを選択
1I2S_TRANSPORT_SELR/W0h1：I2S データ・フォワード・チャネル・フレーム伝送を有効化
0：I2S データ・アイランド伝送を有効化
0I2S_B_ENR/W0hI2S チャネル B イネーブル
1：I2S チャネル B を有効化 (B1 入力)
0：I2S チャネル B を無効化

リピータの場合、帯域内 I2S モード検出がこのビットに優先し得ることに注意します。

8.6.1.20 TX_MODE_STS レジスタ (アドレス = 0x13) [リセット = ストラップ]

表 8-34 に、TX_MODE_STS を示します。

概略表に戻ります。

表 8-34 TX_MODE_STS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7MODE_SEL1_DONER1hMODE_SEL1 の値が定常状態に達し、ラッチされていることを示します。
6-4MODE_SEL1_DECODER/SストラップMODE_SEL1 ピンの 3 ビット・デコードを返します。
3MODE_SEL0_DONER1hMODE_SEL0 の値が定常状態に達し、ラッチされていることを示します。
2-0MODE_SEL0_DECODER/SストラップMODE_SEL0 ピンの 3 ビット・デコードを返します。

8.6.1.21 TX_BIST_CTL レジスタ (アドレス = 0x14) [リセット = 0h]

表 8-35 に、TX_BIST_CTL を示します。

概略表に戻ります。

表 8-35 TX_BIST_CTL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-5RESERVEDR0h予約済み
4DOPL_MODER/W0hDOPL モード・イネーブル
1：有効化
0：無効化
このビットは、双方向制御チャネルを介してリモートで書き込むことはできません。
3RESERVEDR0h予約済み
2-1CLOCK_SOURCE
CLOCK_SOURCE_P1		R/W0hBIST モードのクロック源 (0x14[0]=1 の場合)
00：外部ピクセル・クロック
01：33MHz 発振器
1x：100MHz 発振器
スプリッタ・モードまたは独立 2：2 モードでは、このフィールドは選択されたポートを制御します。
0BIST_EN
BIST_EN_P1		R/W0hBIST 制御
1：有効化
0：無効化
スプリッタ・モードまたは独立 2：2 モードでは、このフィールドは選択されたポートを制御します。

8.6.1.22 BCC_WDOG_CTL レジスタ (アドレス = 0x16) [リセット = FEh]

表 8-36 に、BCC_WDOG_CTL を示します。

概略表に戻ります。

表 8-36 BCC_WDOG_CTL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1BCC_WATCHDOG
_TIMER		R/W7Fhウォッチドッグ・タイマを使うと、設定された時間内に制御チャネル・トランザクションが完了しなかった場合に制御チャネル・トランザクションを終了させることができます。このフィールドは双方向制御チャネルのウォッチドッグ・タイムアウト値を 2ms 単位で設定します。このフィールドは 0 には設定できません。このフィールドを 0x01 に設定することを推奨します。
0BCC_WDOG_DISR/W0h双方向制御チャネル・ウォッチドッグ・タイマの無効化
1：BCC ウォッチドッグ・タイマ動作を無効化
0：BCC ウォッチドッグ・タイマ動作を有効化

8.6.1.23 I2C_CONTROL レジスタ (アドレス = 0x17) [リセット = 1Eh]

表 8-37 に、I2C_CONTROL を示します。

このレジスタの一部のビットは FPD-Link III TX ポート専用です。FPD-Link III ポート選択レジスタ 0x1E を使うと、I2C の読み出し / 書き込みコマンドでアクセスできる専用の TX ポート・レジスタを選択できます。

概略表に戻ります。

表 8-37 I2C_CONTROL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7I2C_PASS_ALL
I2C_PASS_ALL_P1		R/W0h1：シリアライザの I2C スレーブ ID と一致しない I2C スレーブ ID へのすべての I2C アクセスのフォワード制御チャネル・パススルーを有効化
0：リモート・デシリアライザ・スレーブ ID とリモート・スレーブ ID のどちらかと一致する I2C スレーブ ID への I2C アクセスのみのフォワード制御チャネル・パススルーを有効化
PORT1_SEL がセットされている場合、このビットは I2C PASS ALL P1 を制御します。
6-4SDA_HOLD_TIMER/W1h内部 SDA ホールド時間
このフィールドは、SDA 入力のために確保される、SCL 入力に対する内部ホールド時間を設定します。単位は 40ns です。
3-0I2C_FILTER_DEPTHR/WEhI2C グリッチ・フィルタ深度
このフィールドは、SCL および SDA 入力で除去されるグリッチ・パルスの最大幅を設定します。単位は 5ns です。

8.6.1.24 SCL_HIGH_TIME レジスタ (アドレス = 0x18) [リセット = 7Fh]

表 8-38 に、SCL_HIGH_TIME を示します。

概略表に戻ります。

表 8-38 SCL_HIGH_TIME レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0TX_SCL_HIGHR/W7FhI2C マスタの SCL High 時間
このフィールドは、シリアライザがローカル I2C バスのマスタである場合の SCL 出力の High パルス幅を設定します。単位は 40ns です (発振器クロック周波数が公称値である場合)。そのデフォルト値は、公称値である 25MHz ではなく 26.25MHz の内部発振器クロック周波数を使って 5µs 以上の SCL High 時間を確保するように設定されています。遅延には、発振器クロック周期の 5 倍の追加遅延時間が含まれます。
Min_delay = 38.0952ns × (TX_SCL_HIGH + 5)

8.6.1.25 SCL_LOW_TIME レジスタ (アドレス = 0x19) [リセット = 7Fh]

表 8-39 に、SCL_LOW_TIME を示します。

概略表に戻ります。

表 8-39 SCL_LOW_TIME レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0TX_SCL_LOWR/W7FhI2C SCL Low 時間
このフィールドは、シリアライザがローカル I2C バスのマスタである場合の SCL 出力の Low パルス幅を設定します。双方向制御チャネルによるアクセス中、SCL を解放する前にデータを提供するため、I2C スレーブはこの値を SDA セットアップ時間としても使います。単位は 40ns です (発振器クロック周波数が公称値である場合)。そのデフォルト値は、公称値である 25MHz ではなく 26.25MHz の内部発振器クロック周波数を使って 5µs 以上の SCL Low 時間を確保するように設定されています。遅延には、クロック周期の 5 倍の追加遅延時間が含まれます。
Min_delay = 38.0952ns × (TX_SCL_LOW + 5)

8.6.1.26 DATAPATH_CTL2 レジスタ (アドレス = 0x1A) [リセット = 1h]

表 8-40 に、DATAPATH_CTL2 を示します。

概略表に戻ります。

表 8-40 DATAPATH_CTL2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7BLOCK_REPEATER_
I2S_MODE		R/W0hリピータの I2S モード自動設定を阻止
0：I2S モード (2 チャネル、4 チャネル、サラウンド) はリピータの帯域内オーディオ信号伝達から検出されます。
1：I2S モードの自動検出を無効にします。
6-4RESERVEDR0h予約済み
3SECONDARY_AUDIOR0hセカンダリ・オーディオ有効
このレジスタは、AUX オーディオ・チャネルが有効化されていることを示します。この機能は、BRIDGE_CFG レジスタ (レジスタ・オフセット 0x54) の AUX_AUDIO_EN ビットでの制御されます。
2-1RESERVEDR0h予約済み
0I2S_SURROUNDR/W1h5.1 または 7.1 チャネル I2S オーディオ伝送の有効化
0：レジスタ 0x12 のビット 3 および 0 の設定に従って 2 チャネルまたは 4 チャネル I2S オーディオを有効化
1：5.1 または 7.1 チャネル・オーディオを有効化

I2S データ・アイランド伝送がサラウンド・オーディオのための唯一の選択肢であることに注意します。リピータの場合、帯域内 I2S モード検出がこのビットに優先し得ることにも注意します。

8.6.1.27 BIST_BC_ERRORS レジスタ (アドレス = 0x1B) [リセット = 0h]

表 8-41 に、BIST_BC_ERRORS を示します。

FPD-Link III TX ポート専用のレジスタです。FPD-Link III ポート選択レジスタ 0x1E を使うと、I2C の読み出し / 書き込みコマンドでアクセスできる専用の TX ポート・レジスタを選択できます。

概略表に戻ります。

表 8-41 BIST_BC_ERRORS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0BIST_BC_ERROR_
COUNT
BIST_BC_ERROR_
COUNT_P1		R0hBIST バック・チャネル CRC エラー・カウンタ
このレジスタはリンクの喪失、BIST の再開、レジスタ 0x04 の CRC ERROR RESET のアサートでクリアされます。
PORT1_SEL がセットされている場合、このレジスタはポート 1 のステータスを示します。

8.6.1.28 GPIO_PIN_STS1 レジスタ (アドレス = 0x1C) [リセット = 0h]

表 8-42 に、GPIO_PIN_STS1 を示します。

概略表に戻ります。

表 8-42 GPIO_PIN_STS1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7GPIO7_PIN_STSR0hGPIO7/I2S_WC ピンのステータス
PORT1_SEL がセットされている場合、このレジスタは 0 として読み出されます。
6GPIO6_PIN_STSR0hGPIO6/I2S_DA ピンのステータス
PORT1_SEL がセットされている場合、このレジスタは 0 として読み出されます。
5GPIO5_PIN_STSR0hGPIO5/I2S_DB ピンのステータス
PORT1_SEL がセットされている場合、このレジスタは 0 として読み出されます。
4RESERVEDR0h予約済み
3GPIO3_PIN_STS
D_GPIO3_PIN_STS		R0hGPIO3/I2S_DD ピンのステータス
PORT1_SEL がセットされている場合、このレジスタは D_GPIO3 ピンのステータスを示します。
2GPIO2_PIN_STS
D_GPIO2_PIN_STS		R0hGPIO2/I2S_DC ピンのステータス
PORT1_SEL がセットされている場合、このレジスタは D_GPIO2 ピンのステータスを示します。
1GPIO1_PIN_STS
D_GPIO1_PIN_STS		R0hGPIO1 ピンのステータス
PORT1_SEL がセットされている場合、このレジスタは D_GPIO1 ピンのステータスを示します。
0_PIN_STS
D_GPIO0_PIN_STS		R0hGPIO0 ピンのステータス
PORT1_SEL がセットされている場合、このレジスタは D_GPIO0 ピンのステータスを示します。

8.6.1.29 GPIO_PIN_STS2 レジスタ (アドレス = 0x1D) [リセット = 0h]

表 8-43 に、GPIO_PIN_STS2 を示します。

概略表に戻ります。

表 8-43 GPIO_PIN_STS2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1RESERVEDR0h予約済み
0GPIO8_PIN_STSR0hGPIO8/I2S_CLK ピンのステータス

8.6.1.30 TX_PORT_SEL レジスタ (アドレス = 0x1E) [リセット = 1h]

表 8-44 に、TX_PORT_SEL を示します。

概略表に戻ります。

表 8-44 TX_PORT_SEL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-3RESERVEDR0h予約済み
2PORT1_I2C_ENR/W0hポート 1 I2C の有効化：
セカンダリ I2C アドレスを有効化します。セカンダリ I2C アドレスを使うと、ポート 1 のレジスタと、ポート 0 とポート 1 との間で共有されているレジスタにアクセスできます。セカンダリ I2C アドレス値は DeviceID + 1 (7 ビット形式) に設定されます。本デバイスがレプリケート・モードにある場合、セカンダリ・リンクを介してリモート・デバイスにアクセスするには、PORT1_I2C_EN ビットもセットされている必要があります。
1PORT1_SELR/W0hプライマリ I2C アドレスからのレジスタ・アクセスのためにポート 1 を選択
書き込みの場合、ポート 1 レジスタと共有レジスタの両方が書き込まれます。
読み出しの場合、ポート 1 のレジスタと共有レジスタが読み出されます。ポート 0 レジスタを読み出すには、このビットをクリアする必要があります。PORT1_I2C_EN がセットされている場合、このビットは無視されます。
0PORT0_SELR/W1hプライマリ I2C アドレスからのレジスタ・アクセスのためにポート 0 を選択
書き込みの場合、ポート 0 レジスタと共有レジスタの両方が書き込まれます。
読み出しの場合、ポート 0 のレジスタと共有レジスタが読み出されます。PORT1_SEL もセットされている場合、ポート 1 レジスタが読み出されることに注意します。
PORT1_I2C_EN がセットされている場合、このビットは無視されます。

8.6.1.31 FREQ_COUNTER レジスタ (アドレス = 0x1F) [リセット = 0h]

表 8-45 に、FREQ_COUNTER を示します。

概略表に戻ります。

表 8-45 FREQ_COUNTER レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0FREQ_COUNTR/W0h周波数カウンタ制御
このレジスタに書き込むと、指定された時間間隔内のピクセル・クロック数を数えるための周波数カウンタが有効化されます。この時間間隔は、書き込まれた値に発振器のクロック周期 (公称 40ns) を掛けた値に等しい値です。レジスタを読み出すと、有効化された期間に観測されたピクセル・クロック・エッジ数が返されます。周波数カウンタは、最大値に達すると、0xff で止まります。周波数カウンタは、ピクセル・クロック周期の概算値を提供します。ピクセル・クロック周波数が既知である場合、周波数カウンタを使用して実際の発振器クロック周波数を求めることができます。

8.6.1.32 DES_CAP1 レジスタ (アドレス = 0x20) [リセット = 0h]

表 8-46 に、DES_CAP1 を示します。

FPD-Link III TX ポート専用のレジスタです。FPD-Link III ポート選択レジスタ 0x1E を使うと、I2C の読み出し / 書き込みコマンドでアクセスできる専用の TX ポート・レジスタを選択できます。

概略表に戻ります。

表 8-46 DES_CAP1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7FREEZE_DES_CAP
FREEZE_DES_CAP_P1		R/W0hPORT1_SEL がセットされている場合、このレジスタはポート 1 の機能を示します。
デシリアライザ機能の固定
双方向制御チャネルによるデシリアライザ機能の自動読み込みを禁止します。レジスタ 0x20 および 0x21 に書き込まれた値でこの機能は固定されます。
6HSCC_MODE_0
_HSCC_MODE_P1_0		R/W0h高速制御チャネルのビット 0
3 ビット HSCC 表示の最下位ビットです。その他の 2 ビットはデシリアライザ機能 2 に含まれています。このフィールドは、RX のロックが検出されるとすぐに双方向制御チャネルによって自動的に設定されます。ソフトウェアはこの値を上書きできますが、双方向制御チャネルによる上書きを禁止するため、FREEZE DES CAP ビットもセットする必要があります。
5RESERVEDR0h予約済み
4RESERVEDR0h予約済み
3DUAL_LINK_CAP
DUAL_LINK_CAP_P1		R/W0hデュアル・リンク機能
デシリアライザがデュアル・リンク動作に対応しているかどうかを示します。
このフィールドは、RX のロックが検出されるとすぐに双方向制御チャネルによって自動的に設定されます。ソフトウェアはこの値を上書きできますが、双方向制御チャネルによる上書きを禁止するため、FREEZE DES CAP ビットもセットする必要があります。
2DUAL_CHANNEL
DUAL_CHANNEL_P1		R/W0hデュアル・チャネル 0/1 の表示
デュアル・リンク対応デバイスでは、これがプライマリ・チャネルであるかセカンダリ・チャネルであるかを示します。
0: プライマリ・チャネル (チャネル 0)
1：セカンダリ・チャネル (チャネル 1)
このフィールドは、RX のロックが検出されるとすぐに双方向制御チャネルによって自動的に設定されます。ソフトウェアはこの値を上書きできますが、双方向制御チャネルによる上書きを禁止するため、FREEZE DES CAP ビットもセットする必要があります。
1VID_24B_HD_AUD
VID_24B_HD_AUD_P1		R/W0hデシリアライザは 24 ビット・ビデオを HD オーディオと同時にサポート
このフィールドは、RX のロックが検出されるとすぐに双方向制御チャネルによって自動的に設定されます。ソフトウェアはこの値を上書きできますが、双方向制御チャネルによる上書きを禁止するため、FREEZE DES CAP ビットもセットする必要があります。
0DES_CAP_FC_GPIO
DES_CAP_FC_GPIO_P1		R/W0hデシリアライザはフォワード・チャネル・フレームで GPIO をサポート
このフィールドは、RX のロックが検出されるとすぐに双方向制御チャネルによって自動的に設定されます。ソフトウェアはこの値を上書きできますが、双方向制御チャネルによる上書きを禁止するため、FREEZE DES CAP ビットもセットする必要があります。

8.6.1.33 DES_CAP2 レジスタ (アドレス = 0x21) [リセット = 0h]

表 8-47 に、DES_CAP2 を示します。

FPD-Link III TX ポート専用のレジスタです。FPD-Link III ポート選択レジスタ 0x1E を使うと、I2C の読み出し / 書き込みコマンドでアクセスできる専用の TX ポート・レジスタを選択できます。

概略表に戻ります。

表 8-47 DES_CAP2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4RESERVEDR0h予約済み
3FC_BCC_CRC6R/W0h拡張 CRC とスタート・シーケンスを有効化
2RGB_CHKSUM_ERRR0hRGB チェックサム・エラーの検出：
HDCP トランスミッタの HDCP_DBG レジスタによって RGB チェックサムが有効化されている場合、このビットはチェックサム・エラーが検出されたかどうかを示します。
1-0HSCC_MODE_2:1
HSCC_MODE_P1_2:1		R/W0h高速制御チャネルのビット 0
3 ビット HSCC 表示の最上位ビットです。最下位ビットはデシリアライザ機能 1 に含まれています。
000：通常バック・チャネル・フレーム、GPIO モード
001：高速 GPIO モード、1 GPIO
010：高速 GPIO モード、2 GPIO
011：高速 GPIO モード4 GPIO
100：予約済み
101：予約済み
110：高速、フォワード・チャネル SPI モード
111：高速、リバース・チャネル SPI モード
シングル・リンク・デバイスでは、通常バック・チャネル・フレーム・モードのみをサポートしています。

8.6.1.35 MAILBOX_2E レジスタ (アドレス = 0x2E) [リセット = A5h]

表 8-49 に、MAILBOX_2E を示します。

概略表に戻ります。

表 8-49 MAILBOX_2E レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0MAILBOX_2ER/WA5hメールボックス・レジスタ
このレジスタは、任意の目的に使える未使用の読み出し / 書き込みレジスタです。

8.6.1.36 MAILBOX_2F レジスタ (アドレス = 0x2F) [リセット = 5Ah]

表 8-50 に、MAILBOX_2F を示します。

概略表に戻ります。

表 8-50 MAILBOX_2F レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0MAILBOX_2FR/W5Ahメールボックス・レジスタ
このレジスタは、任意の目的に使える未使用の読み出し / 書き込みレジスタです。

8.6.1.37 REM_INTB_CTRL レジスタ (アドレス = 0x30) [リセット = 0h]

表 8-51 に、REM_INTB_CTRL を示します。

概略表に戻ります。

表 8-51 REM_INTB_CTRL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4RESERVEDR0h予約済み
3-0REM_INTB_MODER/W0hリモート割り込みを出力するために、各種のピンを選択できます。複数のリンクが利用可能な場合 (デュアル FPD-Link III 動作以外)、REM_INTB は通常、両方のポートからの合成された割り込みです。両方のポートからの独立したリモート割り込みが可能な例外については、以下の選択肢 0001 を参照してください。
リモート割り込みが出力されるピンを以下のように決定します。
0000：無効
0001：REM_INTB はポート 0 のリモート割り込みを示し、INTB はポート 1 のリモート割り込みを示します。
001x、01xx は予約済み
1000：GPIO0
1001：GPIO1
1010：GPIO2
1011：GPIO3
1100：D_GPIO0
1101：D_GPIO1
1110：D_GPIO2
1111：D_GPIO3

8.6.1.38 IMG_LINE_SIZE0 レジスタ (アドレス = 0x32) [リセット = 0h]

表 8-52 に、IMG_LINE_SIZE0 を示します。

概略表に戻ります。

表 8-52 IMG_LINE_SIZE0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0IMG_LINE_SIZE_7:0R/W0hデュアル・イメージ・ライン・サイズ・レジスタ 0
デュアル・イメージ・ライン・サイズ (ビット 7:0)
左 / 右ピクセル形式画像の処理または交互ピクセル 3D ピクセル形式画像の分割の場合、このパラメータは、等価な 2D 画像のライン・サイズ (単位：ピクセル) を表します。デフォルト設定では、2D 画像のライン・サイズは 1280 ピクセルであり、統合された左 / 右形式画像のライン・サイズは 2560 ピクセルです。デフォルトは 1280 ピクセル (0x500) に設定されています。デュアル DSI 左 / 右モードでは、このパラメータは 2D 画像のライン・サイズ (単位：ピクセル) としても使用されます。デュアル・イメージのライン・サイズは最大値 (4096 ピクセル) に設定する必要があります。

8.6.1.39 IMG_LINE_SIZE1 レジスタ (アドレス = 0x33) [リセット = 5h]

表 8-53 に、IMG_LINE_SIZE1 を示します。

概略表に戻ります。

表 8-53 IMG_LINE_SIZE1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-5RESERVEDR0h予約済み
4-0IMG_LINE_SIZE_12:8R/W5hデュアル・イメージのライン・サイズ (ビット 12:8)
左 / 右ピクセル形式画像の処理または交互ピクセル 3D ピクセル形式画像の分割の場合、このパラメータは、等価な 2D 画像のライン・サイズ (単位：ピクセル) を表します。デフォルト設定では、2D 画像のライン・サイズは 1280 ピクセルであり、統合された左 / 右形式画像のライン・サイズは 2560 ピクセルです。デフォルトは 1280 ピクセル (0x500) に設定されています。
デュアル DSI 左 / 右モードでは、このパラメータは 2D 画像のライン・サイズ (単位：ピクセル) としても使用されます。
デュアル・イメージのライン・サイズは最大値 (4096 ピクセル) に設定する必要があります。

8.6.1.40 IMG_DELAY0_IMG_DELAY0_P1 レジスタ (アドレス = 0x34) [リセット = Ch]

表 8-54 に、IMG_DELAY0_IMG_DELAY0_P1 を示します。

概略表に戻ります。

表 8-54 IMG_DELAY0_IMG_DELAY0_P1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0IMG_DELAY_7:0
IMG_DELAY_P1_7:0		R/WChデュアル・イメージ遅延レジスタ 0
スプリッタ・モードまたは独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。
デュアル・イメージ遅延 (ビット 7:0)
左 / 右ピクセル形式画像の処理または交互ピクセル 3D ピクセル形式画像の分割の場合、このパラメータは、交互ピクセル形式で 2D 画像データを生成する前にデータをバッファリングするための遅延または交互ピクセル 3D ピクセル形式の画像を分割するための遅延を表します。
左 / 右 3D 画像の場合、このパラメータは通常 12 ピクセル (0x00C) の値に設定されます。
IMG_HSYNC_CTL レジスタを使って HSYNC タイミングを設定する場合、交互ピクセル 3D 形式の画像を分割するには、このパラメータは通常 12 ピクセル (0x00C) の値に設定されます。HSYNC タイミングの設定に IMG_HSYNC_CTL レジスタを使わない場合、この値は、水平同期期間と水平バック・ポーチ期間の和 (単位：ピクセル) に設定する必要があります。クロッピング・オプションによっては、適切に動作させるため、この値を変更することも場合によっては必要です。
デュアル・イメージ遅延は最大値 (4096 ピクセル) に設定する必要があります。

8.6.1.41 IMG_DELAY1_IMG_DELAY_P1 レジスタ (アドレス = 0x35) [リセット = 0h]

表 8-55 に、IMG_DELAY1_IMG_DELAY_P1 を示します。

概略表に戻ります。

表 8-55 IMG_DELAY1_IMG_DELAY_P1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-5RESERVEDR0h予約済み
4-0IMG_DELAY_12:8
IMG_DELAY_P1_12:8		R/W0hデュアル・イメージ遅延 (ビット 12:8)
左 / 右ピクセル形式画像の処理または交互ピクセル 3D ピクセル形式画像の分割の場合、このパラメータは、交互ピクセル形式で左 / 右データを生成する前にデータをバッファリングするための遅延または交互ピクセル 3D ピクセル形式の画像を分割するための遅延を表します。左 / 右 3D 画像の場合、このパラメータは通常 12 ピクセル (0x00C) の値に設定されます。
IMG_HSYNC_CTL レジスタを使って HSYNC タイミングを設定する場合、交互ピクセル 3D 形式の画像を分割するには、このパラメータは通常 12 ピクセル (0x00C) の値に設定されます。HSYNC タイミングの設定に IMG_HSYNC_CTL レジスタを使わない場合、この値は、水平同期期間と水平バック・ポーチ期間の和 (単位：ピクセル) に設定する必要があります。クロッピング・オプションによっては、適切に動作させるため、この値を変更することも場合によっては必要です。
デュアル・イメージ遅延は最大値 (4096 ピクセル) に設定する必要があります。

8.6.1.42 CROP_START_X0_CROP_START_X0_P1 レジスタ (アドレス = 0x36) [リセット = 0h]

表 8-56 に、CROP_START_X0_CROP_START_X0_P1 を示します。

概略表に戻ります。

表 8-56 CROP_START_X0_CROP_START_X0_P1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0CROP_START_X_7:0
CROP_START_X_P1_7:0		R/W0hクロッピング開始 X0 レジスタ
スプリッタ・モードまたは独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。
イメージ・クロッピング開始 X 位置 (ビット 7:0)
イメージ・クロッピング開始 X 位置は、ビデオ・ラインの転送すべき部分の水平開始位置を示します。開始 X 位置より前のピクセルは転送されず、空白に置き換えられます (DE はデアサートされます)。ピクセル位置は 0～N-1 の範囲です (ここで、N はライン長 (単位：ピクセル) です)。

8.6.1.43 CROP_START_X1_CROP_START_X1_P1 レジスタ (アドレス = 0x37) [リセット = 0h]

表 8-57 に、CROP_START_X1_CROP_START_X1_P1 を示します。

概略表に戻ります。

表 8-57 CROP_START_X1_CROP_START_X1_P1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7CROP_ENABLE
CROP_ENABLE_P1		R/W0hクロッピング開始 X1 レジスタ
スプリッタ・モードまたは独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。
ビデオ・クロッピングを有効化：
このビットを 1 に設定すると、選択されたポートのビデオのクロッピングが有効化されます。クロッピングは、CROP_START_X/Y および CROP_STOP_X/Y レジスタを使用して、X、Y 開始および終了位置を設定することで制御されます。
6-5RESERVEDR0h予約済み
4-0CROP_START_X_12:8
CROP_START_X_P1_12:8		R/W0hイメージ・クロッピング開始 X 位置 (ビット 12:8)
スプリッタ・モードまたは独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。
イメージ・クロッピング開始 X 位置は、ビデオ・ラインの転送すべき部分の水平開始位置を示します。開始 X 位置より前のピクセルは転送されず、空白に置き換えられます (DE はデアサートされます)。ピクセル位置は 0～N-1 の範囲です (ここで、N はライン長 (単位：ピクセル) です)。

8.6.1.44 CROP_STOP_X0_CROP_STOP_X0_P1 レジスタ (アドレス = 0x38) [リセット = 0h]

表 8-58 に、CROP_STOP_X0_CROP_STOP_X0_P1 を示します。

概略表に戻ります。

表 8-58 CROP_STOP_X0_CROP_STOP_X0_P1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0CROP_STOP_X_7:0
CROP_STOP_X_P1_7:0		R/W0hイメージ・クロッピング終了 X 位置 (ビット 7:0)
スプリッタ・モードまたは独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。
イメージ・クロッピング終了 X 位置は、クロッピングが有効化されている際に転送される最後のピクセルの位置を示します。終了 X 位置より後のピクセルは転送されず、空白に置き換えられます (DE はデアサートされます)。ピクセル位置は 0～N-1 の範囲です (ここで、N はライン長 (単位：ピクセル) です)。

8.6.1.45 CROP_STOP_X1_CROP_STOP_X1_P1 レジスタ (アドレス = 0x39) [リセット = 0h]

表 8-59 に、CROP_STOP_X1_CROP_STOP_X1_P1 を示します。

概略表に戻ります。

表 8-59 CROP_STOP_X1_CROP_STOP_X1_P1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-5RESERVEDR0h予約済み
4-0CROP_STOP_X_12:8
CROP_STOP_X_P1_12:8		R/W0hイメージ・クロッピング終了 X 位置 (ビット 12:8)
スプリッタ・モードまたは独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。
イメージ・クロッピング終了 X 位置は、クロッピングが有効化されている際に転送される最後のピクセルの位置を示します。終了 X 位置より後のピクセルは転送されず、空白に置き換えられます (DE はデアサートされます)。ピクセル位置は 0～N-1 の範囲です (ここで、N はライン長 (単位：ピクセル) です)。

8.6.1.46 CROP_START_Y0_CROP_START_Y0_P1 レジスタ (アドレス = 0x3A) [リセット = 0h]

表 8-60 に、CROP_START_Y0_CROP_START_Y0_P1 を示します。

概略表に戻ります。

表 8-60 CROP_START_Y0_CROP_START_Y0_P1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0CROP_START_Y_7:0
CROP_START_Y_P1_7:0		R/W0hクロッピング開始 Y0 レジスタ
スプリッタ・モードまたは独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。
イメージ・クロッピング開始 Y 位置 (ビット 7:0)
イメージ・クロッピング開始 Y 位置は、クロッピングが有効化されている際に転送される最初のビデオ・ラインを示します。開始 Y 位置より前のピクセルは転送されず、空白ラインに置き換えられます (DE はデアサートされます)。ライン位置は 0～N-1 の範囲です (ここで、N はフレーム内のライン数です)。スプリッタ・モードまたは独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。

8.6.1.47 CROP_START_Y1_CROP_START_Y1_P1 レジスタ (アドレス = 0x3B) [リセット = 0h]

表 8-61 に、CROP_START_Y1_CROP_START_Y1_P1 を示します。

概略表に戻ります。

表 8-61 CROP_START_Y1_CROP_START_Y1_P1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-5RESERVEDR0h予約済み
4-0CROP_START_Y_12:8
CROP_START_Y_P1_12:8		R/W0hイメージ・クロッピング開始 Y 位置 (ビット 12:8)
スプリッタ・モードまたは独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。
イメージ・クロッピング開始 Y 位置は、クロッピングが有効化されている際に転送される最初のビデオ・ラインを示します。開始 Y 位置より後のピクセルは転送されず、空白ラインに置き換えられます (DE はデアサートされます)。ライン位置は 0～N-1 の範囲です (ここで、N はフレーム内のライン数です)。

8.6.1.48 CROP_STOP_Y0_CROP_STOP_Y0_P1 レジスタ (アドレス = 0x3C) [リセット = 0h]

表 8-62 に、CROP_STOP_Y0_CROP_STOP_Y0_P1 を示します。

概略表に戻ります。

表 8-62 CROP_STOP_Y0_CROP_STOP_Y0_P1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0CROP_STOP_Y_7:0
CROP_STOP_Y_P1_7:0		R/W0hクロッピング終了 Y0 レジスタ
スプリッタ・モードまたは独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。
イメージ・クロッピング終了 Y 位置 (ビット 7:0)
イメージ・クロッピング終了 Y 位置は、クロッピングが有効化されている際に転送される最後のビデオ・ラインを示します。終了 Y 位置より後のビデオ・ラインは転送されず、空白ラインに置き換えられます (DE はデアサートされます)。ライン位置は 0～N-1 の範囲です (ここで、N はフレーム内のライン数です)。

8.6.1.49 CROP_STOP_Y1_CROP_STOP_Y1_P1 レジスタ (アドレス = 0x3D) [リセット = 0h]

表 8-63 に、CROP_STOP_Y1_CROP_STOP_Y1_P1 を示します。

概略表に戻ります。

表 8-63 CROP_STOP_Y1_CROP_STOP_Y1_P1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-5RESERVEDR0h予約済み
4-0CROP_STOP_Y_12:8
CROP_STOP_Y_P1_12:8		R/W0hイメージ・クロッピング終了 Y 位置 (ビット 12:8)
スプリッタ・モードまたは独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。
イメージ・クロッピング終了 Y 位置は、クロッピングが有効化されている際に転送される最後のビデオ・ラインを示します。終了 Y 位置より後のビデオ・ラインは転送されず、空白ラインに置き換えられます (DE はデアサートされます)。ライン位置は 0～N-1 の範囲です (ここで、N はフレーム内のライン数です)。

8.6.1.50 SPLIT_CLK_CTL0_SPLIT_CLK_CTL0_P1 レジスタ (アドレス = 0x3E) [リセット = 81h]

表 8-64 に、SPLIT_CLK_CTL0_SPLIT_CLK_CTL0_P1 を示します。

概略表に戻ります。

表 8-64 SPLIT_CLK_CTL0_SPLIT_CLK_CTL0_P1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7SPLIT_CLK_DIV_EN
SPLIT_CLK_DIV_EN_P1		R/W1hスプリッタ・モード・クロック制御レジスタ 0
選択された FPD-Link III ポートを制御します。
スプリッタ・モード・クロック・デバイダの有効化
このレジスタは、スプリッタ・モード・クロック・デバイダを有効化します。スプリッタ・モードでは、このレジスタが 0 に設定されている場合、スプリッタ動作のピクセル・クロックは無効化されます。このデバイダは、スプリッタ・デバイダ設定 (SPLIT_CLK_SEL、SPLIT_CLK_DIV_M、SPLIT_CLK_DIV_N) を変更する前に無効化する必要があります。また、適切なモード遷移が確実に行われるように、デバイダ設定に対する変更は、DSI 入力が無効化されているときにのみ行う必要があります。
スプリッタ・モードが無効化されている場合、これらの値は無視されます。これは、選択された FPD-Link III ポートを制御します。
6-5SPLIT_CLK_SELR/W0hスプリッタ・モード・クロックの選択
このレジスタは、選択されたポートのスプリッタ動作の FPD-Link III 送信側のクロック源を選択します。
00：2 分周された入力ピクセル・クロック (デフォルト)
01：DPHY 入力クロックの M/N 分周
10：REFCLK0 ピンに印加された外部クロックの M/N 分周
11：REFCLK1 ピンに印加された外部クロックの M/N 分周
スプリッタ・モードの場合、このレジスタは 0x56 よりも優先されます。
4-0SPLIT_CLK_DIV_M
SPLIT_CLK_DIV_M_P1		R/W1hスプリッタ・モード・クロック・デバイダの M 値
このレジスタは、選択された入力クロックからスプリッタ・モード・ピクセル・クロックを生成するために使用される M/N デバイダの M 設定値を制御します。M/N のデフォルト設定値では、ビデオの対称型分割に通常必要とされる 1/2 クロック周波数が生成されます。
スプリッタ・モードが無効化されている場合、これらの値は無視されます。これは、選択された FPD-Link III ポートを制御します。

8.6.1.51 SPLIT_CLK_CTL1_SPLIT_CLK_CTL1_P1 レジスタ (アドレス = 0x3F) [リセット = 2h]

表 8-65 に、SPLIT_CLK_CTL1_SPLIT_CLK_CTL1_P1 を示します。

概略表に戻ります。

表 8-65 SPLIT_CLK_CTL1_SPLIT_CLK_CTL1_P1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0SPLIT_CLK_DIV_N
SPLIT_CLK_DIV_N_P1		R/W2hスプリッタ・モード・クロック制御レジスタ 1
選択された FPD-Link III ポートを制御します。
スプリッタ・モード・クロック・デバイダの N 値
このレジスタは、選択された入力クロックからスプリッタ・モード・ピクセル・クロックを生成するために使用される M/N デバイダの N 設定値を制御します。M/N のデフォルト設定値では、ビデオの対称型分割に通常必要とされる 1/2 クロック周波数が生成されます。
スプリッタ・モードが無効化されている場合、これらの値は無視されます。これは、選択された FPD-Link III ポートを制御します。

8.6.1.52 IND_ACC_CTL レジスタ (アドレス = 0x40) [リセット = 0h]

表 8-66 に、IND_ACC_CTL を示します。

概略表に戻ります。

表 8-66 IND_ACC_CTL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-5RESERVEDR0h予約済み
4-2IND_ACC_SELR/W0h間接アクセス・レジスタの選択：
レジスタ・アクセスの目的のページを選択
000：無効化
001：DSI/D-PHY ポート 0 デジタル・レジスタ
010：DSI/D-PHY ポート 1 デジタル・レジスタ
011：予約済み
100：予約済み
101：予約済み
110：予約済み
111：予約済み
1IND_ACC_AUTO_INCR/W0h間接アクセスの自動インクリメント：
自動インクリメント・モードを有効化します。読み出しまたは書き込みが完了すると、レジスタ・アドレスが自動的に 1 ずつ増えます。読み出し時に自動インクリメントを行うには、IND_ACC_READ ビットもセットする必要があります。
0IND_ACC_READR/W0h間接アクセス・レジスタの読み出し：
間接アクセス・レジスタを読み出す場合、通常このビットを 1 に設定する必要があります。間接アクセス・レジスタに書き込む場合、このビットを 0 に設定する必要があります。
ページ 1 のレジスタ (DSI/D-PHY デジタル・レジスタ) にアクセスする場合、このビットをセットしておくと、ステータス・レジスタは読み出すとクリアされます。このビットが 0 に設定されている場合、ステータス・レジスタは読み出せますが、読み出してもクリアされません。
プリフェッチを必要とするアナログ・レジスタにアクセスする場合、このビットをセットしておくと、IND_ACC_ADDR レジスタのセット時に、アナログ・ブロックへの読み出しストローブを生成できます。自動インクリメント・モードでは、IND_ACC_DATA レジスタを読み出した後にも、読み出しストローブがアサートされます。

8.6.1.53 IND_ACC_ADDR レジスタ (アドレス = 0x41) [リセット = 0h]

表 8-67 に、IND_ACC_ADDR を示します。

概略表に戻ります。

表 8-67 IND_ACC_ADDR レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0IND_ACC_ADDRR/W0h間接アクセス・レジスタのオフセット：
このレジスタには、間接アクセス用の 8 ビット・レジスタ・オフセットが含まれます。

8.6.1.54 IND_ACC_DATA レジスタ (アドレス = 0x42) [リセット = 0h]

表 8-68 に、IND_ACC_DATA を示します。

概略表に戻ります。

表 8-68 IND_ACC_DATA レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0IND_ACC_DATAR/W0h間接アクセス・レジスタのデータ：
このレジスタを書き込むと、選択されたアナログ・ブロック・レジスタへの IND_ACC_DATA 値の間接書き込みが行われます。
このレジスタを読み出すと、選択されたアナログ・ブロック・レジスタの値が返されます。

8.6.1.55 BRIDGE_CTL レジスタ (アドレス = 0x4F) [リセット = ストラップ]

表 8-69 に、BRIDGE_CTL を示します。

概略表に戻ります。

表 8-69 BRIDGE_CTL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7DSI_CONTINUOUS_CLK
DSI_CONTINUOUS_CLK_P1		R/WストラップDSI 連続クロック・モード
このビットは DSI クロック・レーンの処理を制御します。連続クロック・モードに入っている場合、DSI ロジックは、クロック入力が常に HS モードにあると見なし、クロック・レーンの初期化要件を無視します。
独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。
DSI_CONTINUOUS_CLK は、MODE_SEL1 のストラップ・オプションから最初に読み込まれます。

0：不連続 DSI クロック・モード

1：連続 DSI クロック・モード

6DUAL_DSI_ENR/W0hデュアル DSI 入力モード：
デュアル DSI 受信インターフェイスの動作モードの決定
1：デュアル DSI モード
0：シングル DSI モード
独立 2：2 モードの場合、このビットを 0 に設定する必要があります。
5DSI_PORT_SELR/W0hDSI 受信入力選択
シングル DSI モードでは、この制御により、有効な入力 DSI ポートが選択されます。
0：DSI 入力ポート 0 を選択
1：DSI 入力ポート 1 を選択
独立 2：2 モードでは、このビットを 1 に設定すると、DSI ポート 0 が FPD-Link III ポート 1 に割り当てられ、DSI ポート 1 が FPD-Link III ポート 0 に割り当てられるように、DSI ポートが交換されます。
DUAL_DSI_EN を 1 に設定する場合、DSI_PORT_SEL を 0 に設定する必要があります。
4ALT_LINES_3DR/W0h交互ライン 3D モードの有効化
1 に設定すると、ビデオ入力は、交互ライン形式に基づいて 2 つの画像として処理されます。このデバイスは、交互ピクセル形式を使って 2 つ画像を 1 つの画像に統合します。その後これらの画像は、FPD-Link III 送信出力または下流のデバイスで 2 つの画像に分割できます。FPD-Link III 送信ポートでこの画像を分割するには、DUAL_CTL1 レジスタの FPD3_TX_MODE を強制スプリッタ・モードに設定する必要があります。
3-2DSI_LANES
DSI_LANES_P1		R/W/SストラップDSI レーンの選択
有効な DSI レーンの数を示します。
00：1 レーン (DSI レーン 0)
01：2 レーン
10：3 レーン
11：4 レーン
DSI_LANES は、MODE_SEL0 ピンのストラップ・オプションから最初に読み込まれます。
ビデオ・エラーを防止するため、DSI 入力が有効化されている間は DSI_LANES フィールドを変更しないようにします。
独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。
1CFG_INITR/W0h不揮発性メモリから構成を初期化：
不揮発性メモリから構成データを再読み込みします。また、ストラップ・オプションは、初期ストラップ値に復元されます。初期化が完了すると、このビットはクリアされます。
0RESERVEDR0h予約済み

8.6.1.56 BRIDGE_STS レジスタ (アドレス = 0x50) [リセット = 2h]

表 8-70 に、BRIDGE_STS を示します。

概略表に戻ります。

表 8-70 BRIDGE_STS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7RESERVEDR0h予約済み
6RESERVEDR0h予約済み
5HDCP_INTR0hHDCP 割り込みステータス：
HDCP 送信割り込みが保留中であることを示します。HDCP 送信割り込みは、HDCP 割り込み制御およびステータス・レジスタによって処理されます。
4INIT_DONER0h初期化完了：
初期化シーケンスが完了したことを示します。このステップは、構成完了 (CFG_DONE) の後に完了します。
3RESERVEDR0h予約済み
2CFG_DONER0h構成完了：
自動構成が完了したことを示します。このステップは、初期化完了 (INIT_DONE) の前に完了します。
1CFG_CKSUMR1h構成チェックサム・ステータス：
初期化中の構成チェックサムの結果を示します。本デバイスは、NVM の最後の 128 バイトの 2 の補数のチェックサムを検証します。1 の値は、チェックサムが合格したことを示します。
0RESERVEDR0h予約済み

8.6.1.57 BRIDGE_CFG レジスタ (アドレス = 0x54) [リセット = 2h]

表 8-71 に、BRIDGE_CFG を示します。

概略表に戻ります。

表 8-71 BRIDGE_CFG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6RESERVEDR0h予約済み
5-4DSI_B_PER_Pixel
DSI_BYTES_PER_PIXEL_P1		R/W0h1 ピクセルあたりの DSI バイト数：
連続クロック・モードの場合、目的の DSI データ・タイプの 1 ピクセルあたりの DSI バイト数を選択します。
00：3 バイト/ピクセル (RGB888、RGB666 ルーズリ・パックト、20b YCbCr 4:2:2、24b YCbCr 4:2:2、12b YCbCr 4:2:0、圧縮
01：2.25 バイト/ピクセル (RGB666 パックト)
10：2 バイト/ピクセル (RGB565、16b YCbCr 4:2:2)
11：予約済み
注：すべての RGB 形式は RGB888 に変換されます。YCbCr および圧縮形式は未変換でパススルーされます。
独立 2：2 モードでは、選択されたポートを制御します。
3RESERVEDR0h予約済み
2AUDIO_TDMR/W0hTDM オーディオの有効化：
このビットを 1 に設定すると、I2S オーディオの TDM オーディオが有効化されます。I2S ピンのパラレル I2S データは、シリアル・リンク経由で送信するために 1 つの I2S_DA 信号にシリアル化されます。
1AUDIO_MODER/W1hオーディオ・モード：
FPD-Link III ダウンストリーム・リンク経由で送信するオーディオ源を選択します。
0：無効化
1：I2S ピンからの I2S オーディオ
0AUX_AUDIO_ENR/W0hAUX オーディオ・チャネルの有効化：
このビットを 1 に設定すると、AUX オーディオ・チャネルが有効化されます。これにより、I2S オーディオに加えて、追加の 2 チャネルのオーディオを送信できます。

8.6.1.58 AUDIO_CFG レジスタ (アドレス = 0x55) [リセット = ストラップ]

表 8-72 に、AUDIO_CFG を示します。

概略表に戻ります。

表 8-72 AUDIO_CFG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7TDM_2_PARALLELR/W0hTDM からパラレル I2S へのオーディオ変換を有効化します。
このビットをセットすると、TDM からパラレル I2S への変換が有効化されます。I2S_DA ピンに入力された TDM オーディオ・データは、4 つの I2S データ信号に分割されます。
6RESERVEDR0h予約済み
5SWC_EDGER/W0hセカンダリ WC エッジ・サンプリング：
このビットを 1 に設定すると、セカンダリ WC のサンプリング・エッジが I2S_CLK の立ち上がりエッジから立ち下がりエッジに変更されます。
1：I2S CLK の立ち下がりエッジでワード・クロックをサンプリング
0：I2S CLK の立ち上がりエッジでワード・クロックをサンプリング
4SPLIT_AUDIOR/W/Sストラップポートにオーディオを分割
FPD-Link III 送信がレプリケート・モードまたはスプリッタ・モードの場合、このビットをセットすると、I2S オーディオが 2 つのポートに分割されます。シングルまたはデュアル FPD-Link III 送信モードでは、このビットは無効です。
0：オーディオ信号は両方のポートに割り当てられます (最大 8 チャネル・オーディオ)
1：オーディオを分割：ポート 0 には I2S_DA/I2S_DB が割り当てられ、ポート 1 には I2S_DC/I2S_DD 信号が割り当てられます。
電源オン時に、SPLIT_AUDIO 制御は MODE_SEL0 ピンからストラップされます。スプリッタ・モードがストラップされている場合、SPLIT_AUDIO は 1 に設定されます。
3-0RESERVEDR0h予約済み

8.6.1.59 BRIDGE_CFG2 レジスタ (アドレス = 0x56) [リセット = 0]

表 8-73 に、BRIDGE_CFG2 を示します。

概略表に戻ります。

表 8-73 BRIDGE_CFG2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7LEFT_RIGHT_3DR/W0h左 / 右 3D 処理の有効化：
このビットを 1 に設定すると、左 / 右 (サイドバイサイド) 3D 画像から交互ピクセル画像への変換が有効化されます。この変換により、シリアライザの FPD-Link III 出力または下流のデシリアライザでの 3D 画像の分割が可能になります。このビットをセットするのに加えて、ソフトウェアは IMG_LINE_SIZE および IMG_DELAY パラメータも設定する必要があります。
6DUAL_DSI_LR_ENR/W0hデュアル DSI 左 / 右形式の有効化：
このビットを 1 に設定すると、シリアライザはデュアル DSI 入力を左 / 右 (サイドバイサイド) 形式の 1 つのフレームに配置できます。左の画像は DSI ポート 0 で受信され、右の画像は DSI ポート 1 で受信されます。
このモードでは、BRIDGE_CTL レジスタの DUAL_DSI_EN 制御もセットする必要があります。
5-2RESERVEDR0h予約済み
1-0BRIDGE_CLK_MODER/W0hブリッジ・クロッキング・モード
00：DSI 基準クロック・モード。FPD-Link III トランスミッタは DSI クロックに同期されます。このモードでは、DSI クロックが連続モードである (BRIDGE_CTL:DSI_CONTINUOUS_CLK をセットする) 必要があります。
01：外部基準クロック・モード。FPD-Link III トランスミッタには、REFCLK0 ピンに入力された外部ピクセル・クロックが供給されます。DSI クロックは連続モードでも不連続モードでも構いません。
10：内部基準クロック・モード。FPD-Link III トランスミッタには、常時オン・クロックから生成された内部ピクセル・クロックが供給されます。DSI クロックは連続モードでも不連続モードでも構いません。
11：独立 2：2 モード用外部基準クロック・モード。FPD-Link III ポート 0 トランスミッタには、REFCLK0 ピンに入力された外部ピクセル・クロックが供給され、ポート 1 トランスミッタには、REFCLK1 ピンに入力された外部ピクセル・クロックが供給されます。DSI クロックは連続モードでも不連続モードでも構いません。このオプションは、独立 2：2 モードでのみ使用できます。
独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。このレジスタは、スプリッタ・モードでは使えません。

8.6.1.60 TDM_CONFIG レジスタ (アドレス = 0x57) [リセット = Ah]

表 8-74 に、TDM_CONFIG を示します。

概略表に戻ります。

表 8-74 TDM_CONFIG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4RESERVEDR0h予約済み
3TDM_FS_MODER/W1hTDM フレーム同期モード：
TDM オーディオのフレーム同期のアクティブ・レベルを設定します。フレーム同期信号は、TDM データ信号の最初のサンプル・データを示すアクティブ・パルスを提供します。
0：アクティブ High のフレーム同期
1：アクティブ Low のフレーム同期 (I2S ワード選択と同様)
このビットは、I2S から TDM への変換の出力と、TDM から I2S への変換の入力の両方に使用されます。
2TDM_DELAYR/W0hTDM データ遅延：
アクティブ・フレーム同期エッジからの TDM オーディオ・サンプルのデータ遅延を制御します。
0：データはフレーム同期から遅延されない (データは左詰め)
1：データはフレーム同期から 1 ビット遅延
このビットは、I2S から TDM への変換の出力と、TDM から I2S への変換の入力の両方に使用されます。
1-0TDM_FS_WIDTHR/W2hTDM フレーム同期幅：
I2S から TDM への変換における TDM フレーム同期 (FS) パルス幅を示します。
00：FS は 50/50 デューティ・サイクル
01：FS は 1 スロット/チャネル幅
1x：FS は 1 クロック・パルス幅

8.6.1.61 VIDEO_3D_STS レジスタ (アドレス = 0x58) [リセット = 0h]

表 8-75 に、VIDEO_3D_STS を示します。

概略表に戻ります。

表 8-75 VIDEO_3D_STS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-3RESERVEDR0h予約済み
2LINE_OV_ERRR/COR0hライン・バッファ・オーバーフロー：
1 に設定されている場合、バッファに対して長すぎるビデオ・ラインが受信されたために 3D ビデオ・ライン・バッファでエラーが検出されたことを示します。
交互ライン 3D モードの場合、ビデオ・ラインに 4096 以上のピクセルが含まれていると、このフラグがセットされます。
左 / 右 3D モードまたは交互ピクセル 3D モードの場合、ビデオ・ラインに 8192 以上のピクセルが含まれていると、このフラグがセットされます。
このフラグは、読み出すとクリアされます。
1LINE_VID_ERRR/COR0hライン・ビデオ・エラー：
1 に設定されている場合、無効なライン長またはブランキング間隔におそらく起因して 3D ビデオ処理エラーが検出されたことを示します。このフラグは、読み出すとクリアされます。
0LINE_MISMATCHR/COR0hライン・ミスマッチ・エラー
交互ライン 3D モード：
1 に設定されている場合、奇数 / 偶数ビデオ・ライン長の不一致が検出されたことを示します。これは、奇数のビデオ・ラインと偶数のビデオ・ラインの長さが異なる場合に発生します。このフラグは、読み出すとクリアされます。

左 / 右 3D モード：
1 に設定されている場合、ライン長エラーが検出されたことを示します。これは、受信されたビデオ・ラインが IMG_LINE_SIZE 値の 2 倍ではない場合に発生します。受信されたライン長が IMG_LINE_SIZE よりも短い場合、エラーが検出されない可能性があります。このフラグは、読み出すとクリアされます。画像が横方向でクロッピングされている場合、このエラー・フラグは不正確である可能性があります。

8.6.1.62 DUAL_DSI_CTL_STS レジスタ (アドレス = 0x59) [リセット = 0h]

表 8-76 に、DUAL_DSI_CTL_STS を示します。

概略表に戻ります。

表 8-76 DUAL_DSI_CTL_STS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6DSI1_DELAYR/W0hDSI ポート 1 の入力遅延
DSI ポート 1 の入力は、デュアル DSI ビデオ・データを結合する前に、最大 3 ピクセル・クロック遅延させることができます。これは、診断のために、または DSI ポート間の既知のスキューを補償するために行うことができます。
5-4DSI0_DELAYR/W0hDSI ポート 0 の入力遅延
DSI ポート 0 の入力は、デュアル DSI ビデオ・データを結合する前に、最大 3 ピクセル・クロック遅延させることができます。これは、診断のために、または DSI ポート間の既知のスキューを補償するために行うことができます。
3DUAL_DSI_OKR0hデュアル DSI ステータス
このレジスタは、両方の DSI レーンがアクティブであり、かつスキューが測定可能な範囲内であるかどうかを示します。
2DSI_SKEW_NEGR0hデュアル・スキュー負表示
デュアル DSI モードの場合、DSI ポート間のスキューが正であるか負であるかを示します。
0：DSI ポート 0 が DSI ポート 1 より先 (またはスキューが 0)
1：DSI ポート 1 が DSI ポート 0 より先
1-0DSI_SKEW_MAGR0hデュアル DSI のスキューの大きさ
このレジスタは、DSI ポート間で検出されたスキューの大きさ (単位：ピクセル・クロック) を示します。

8.6.1.63 DUAL_STS_DUAL_STS_P1 レジスタ (アドレス = 0x5A) [リセット = 0h]

表 8-77 に、DUAL_STS_DUAL_STS_P1 を示します。

概略表に戻ります。

表 8-77 DUAL_STS_DUAL_STS_P1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7FPD3_LINK_RDY
FPD3_LINK_RDY_P1		R0h選択されたポートの FPD-Link III リンク・レディ・ステータス：
このビットは、FPD-Link III リンクが有効なダウンストリーム接続を検出し、ダウンストリーム・リンクの機能を判定したことを示します。
独立 2：2 モードでは、選択された FPD-Link III ポートのステータスを示します。
6FPD3_TX_STS
FPD3_TX_STS_P1		R0h選択されたポートの FPD-Link III 送信ステータス：
このビットは、FPD-Link III トランスミッタがアクティブであり、かつレシーバが送信クロックにロックしていることを示します。このビットは、有効な入力が検出され、かつ FPD-Link III 送信接続が正しいモード (シングル・モードまたはデュアル・モード) に移行した後にのみアサートされます。
独立 2：2 モードでは、選択された FPD-Link III ポートのステータスを示します。
5-4FPD3_PORT_STSR0h選択されたポートの FPD-Link III ポート・ステータス：
FPD3_TX_STS が 1 に設定されている場合、このフィールドは以下のポート・モード・ステータスを示します。
00：デュアル FPD-Link III トランスミッタ・モード
01：ポート 0 でのシングル FPD-Link III 送信
10：ポート 1 でのシングル FPD-Link III 送信
11：両方のポートでの FPD-Link III 送信 (独立 2：2、レプリケート、スプリッタ・モード)
3DSI_CLK_DET
DSI_CLK_DET_P1		R0h選択されたポートの DSI クロック検出：
DSI PLL コントローラからの DSI クロック検出表示。
独立 2：2 モードでは、選択された FPD-Link III ポートのステータスを示します。
2予約済みR0h予約済み
1NO_DSI_CLK
NO_DSI_CLK_P1		R0h選択されたポートの DSI クロックが検出されない：
このビットは、FREQ_LOW レジスタで指定された値より高い周波数の DSI クロックを周波数検出回路が検出しなかったことを示します。
独立 2：2 モードでは、選択された FPD-Link III ポートのステータスを示します。
0FREQ_STABLE
FREQ_STABLE_P1		R0hDSI 周波数は安定：
周波数検出回路が、安定な DSI クロック周波数を検出したことを示します。
独立 2：2 モードでは、選択された FPD-Link III ポートのステータスを示します。

8.6.1.64 DUAL_CTL1 レジスタ (アドレス = 0x5B) [リセット = ストラップ]

表 8-78 に、DUAL_CTL1 を示します。

概略表に戻ります。

表 8-78 DUAL_CTL1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7FPD3_COAX_MODER/WストラップFPD-Link III 同軸モード：
FPD-Link III インターフェイスのケーブル・タイプを設定できます。
0：ツイストペア
1：同軸
このビットは、電源オン時に MODE_SEL1 ピンから読み込まれます。
6DUAL_SWAPR/W0hデュアル・スワップ制御：
デュアル・スワップ制御の現在のステータスを示します。DISABLE_DUAL_SWAP 制御によってデュアル・スワップの自動補正が無効化されている場合、このビットはソフトウェアで変更できます。
5RST_PLL_FREQR/W0h周波数変更時に FPD-Link III PLL をリセット：
1 に設定されている場合、周波数検出回路によって周波数の変化が検出されると、FPD-Link III PLL がリセットされます。
4FREQ_DET_PLLR/W0h周波数検出の PLL クロックの選択：
周波数検出回路のクロック源を決定します。
0：DSI クロック (PLL より前)
1：DSI PLL クロック
3DUAL_ALIGN_DER/W0hDE によるデュアル・アライン：
デュアル・リンク・モードでは、このビットが 1 に設定されている場合、DE のアサートに基づいて、奇数 / 偶数データがそれぞれプライマリ / セカンダリ・リンクで送信されます。このビットが 0 に設定されている場合、奇数 / 偶数ピクセル位置に関係なく、データは 2 つのリンクに交互に送信されます。
2-0FPD3_TX_MODER/W/SストラップFPD-Link III TX モード：
このレジスタは、FPD-Link III 送信機能の動作モードを制御します。デフォルトでは、FPD-Link III トランスミッタは、接続されているデバイスに基づいて最適な動作モードを自動検出します。FPD-Link III 送信は、特定の動作に強制的に設定することもできます。
000：FPD-Link III モード (シングル、デュアル、レプリケート) を自動検出
001：強制シングル FPD-Link III トランスミッタ・モード (ポート 1 を無効化)
010：予約済み
011：強制デュアル FPD-Link III トランスミッタ・モード
100：FPD-Link III 自動検出モード (シングルまたはレプリケートのみ、デュアルを無効化)
101：強制独立 2：2 モード
110：予約済み
111：強制スプリッタ・モード (各ポートのビデオ・ストリームの半分)
このフィールドは、電源オン時に MODE_SEL0 ピンから読み込まれます。電源オン時の設定は 000 と 111 のどちらかです。注：独立 2：2 モードを有効化する必要があるのは、RESET_CTL レジスタの DISABLE_DSI 制御により DSI 入力が無効化されている間のみです。

8.6.1.65 DUAL_CTL2 レジスタ (アドレス = 0x5C) [リセット = 7h]

表 8-79 に、DUAL_CTL2 を示します。

概略表に戻ります。

表 8-79 DUAL_CTL2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7DISABLE_DUAL_SWAPR/W0hデュアル・スワップを無効化：
入れ替わったデュアル・リンク接続の自動訂正を禁止します。このビットをセットすると、DUAL_CTL1 レジスタの DUAL_SWAP 制御への書き込みが可能になります。
6FORCE_LINK_RDY
FORCE_LINK_RDY_P1		R/W0hリンク・レディを強制：
バック・チャネル・リンク検出を無視して、リンク・レディを強制的に表示します。目的の動作を有効化するには、各ポートのデシリアライザ機能レジスタ (DES_CAP1、DES_CAP2) を強制的に設定する必要がある場合があります。
独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。
5FORCE_CLK_DET
FORCE_CLK_DET_P1		R/W0hクロック検出を強制：
有効な入力クロックの存在を DSI クロック検出回路が示すように強制します。これにより、クロック検出回路が無視され、周波数または安定性の要件を満たしていない入力クロックでも動作できます。
独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。
4-3FREQ_STBL_THR
FREQ_STBL_THR_P1		R/W0h周波数安定性スレッショルド：
周波数検出回路を使用して、安定したクロック周波数を検出できます。安定性スレッショルドは、クロック周波数が FREQ_HYST の範囲内にとどまり、安定したと見なされるために必要な時間を決定します。
00：40us
01：80us
10：320us
11：1.28ms
独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。
2-0FREQ_HYST
FREQ_HYST_P1		R/W7h周波数検出ヒステリシス：
周波数検出ヒステリシスの設定値を使用すると、周波数のわずかな変動を無視できます。新しい周波数測定値が取り込まれるのは、測定された周波数と現在の測定周波数との差が FREQ_HYST 設定値よりも大きい場合のみです。FREQ_HYST 設定値は MHz 単位です。
独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。

8.6.1.66 FREQ_LOW レジスタ (アドレス = 0x5D) [リセット = 6h]

表 8-80 に、FREQ_LOW を示します。

概略表に戻ります。

表 8-80 FREQ_LOW レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7FREQ_HYST_MODER/W0h周波数検出ヒステリシス・モード：
0：周波数が安定していない場合、前の周波数測定値との差がヒステリシスの範囲内である限り、保存される周波数は更新されます。
1：従来型の動作。周波数が安定していない場合、最初の周波数測定値との差がヒステリシスの範囲内である限り、最初の周波数測定値が維持されます。
6DSI_RST_MODER/W0hDSI PHY リセット・モード：
0：モードまたは周波数が変化すると DSI PHY をリセット
1：モードまたは周波数が変化しても DSI PHY をリセットしない。
5-0FREQ_LO_THRR/W6h周波数下限スレッショルド：
DSI クロック周波数検出回路の下限スレッショルド (単位：MHz) を設定します。この値を使用して、DSI クロック周波数が低すぎて正常に動作できないのかどうかを判定します。

8.6.1.67 FREQ_HIGH レジスタ (アドレス = 0x5E) [リセット = 2Ch]

表 8-81 に、FREQ_HIGH を示します。

概略表に戻ります。

表 8-81 FREQ_HIGH レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7RESERVEDR0h予約済み
6-0FREQ_HI_THRR/W2Ch周波数上限スレッショルド：
DSI クロック周波数検出回路の上限スレッショルド (単位：MHz) を設定します。

8.6.1.68 DSI_FREQ_DSI_FREQ_P1 レジスタ (アドレス = 0x5F) [リセット = 0h]

表 8-82 に、DSI_FREQ_DSI_FREQ_P1 を示します。

概略表に戻ります。

表 8-82 DSI_FREQ_DSI_FREQ_P1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0DSI_FREQR0hDSI ピクセル周波数：
選択されたポートのビデオ・データの DSI ピクセル周波数の値 (単位：MHz) を返します。このレジスタは、受信データのピクセル・レートを示します (ピクセル・サイズは 24 ビット)。DSI レーン周波数 (Mbps) は、レーン数に基づいて次の式で求めることができます。
1 レーン：DSI レーン周波数 = DSI ピクセル周波数 * 24
2 レーン：DSI レーン周波数 = DSI ピクセル周波数 * 12
3 レーン：DSI レーン周波数 = DSI ピクセル周波数 * 8
4 レーン：DSI レーン周波数 = DSI ピクセル周波数 * 6
0 の値は、DSI レシーバが有効な信号を検出していないことを示します。
外部または内部基準クロック・モードでは、本レジスタは、DSI ピクセル・クロックではなく、ビデオ転送に使用されるピクセル・クロック周波数を報告します。
デュアル DSI モードでは、DSI ピクセル周波数は、統合された 2 つのポートの周波数 (シングル DSI ポートの 2 倍の周波数) です。この場合、DSI レーン周波数は上記で計算した値の 1/2 です。
スプリッタ・モードでは、このレジスタは、DSI 入力周波数ではなく、選択されたポートの FPD-Link III ピクセル・クロック周波数を報告します。

8.6.1.69 SPI_TIMING1 レジスタ (アドレス = 0x60) [リセット = 22h]

表 8-83 に、SPI_TIMING1 を示します。

概略表に戻ります。

表 8-83 SPI_TIMING1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4SPI_HOLDR/W2hSPI クロックからの SPI データ・ホールド：
これらのビットは、SPI クロックのサンプリング・エッジからの SPI データの最小ホールド時間を設定します。また、このホールド時間により、SPI 出力クロックの最小アクティブ・パルス幅も設定されます。
ホールド = (SPI_HOLD + 1) * 40ns
たとえば、デフォルト設定値の 2 から 120ns のデータ・ホールド時間が導かれます。
3-0SPI_SETUPR/W2hSPI クロックまでの SPI データ・セットアップ：
これらのビットは、SPI クロックのアクティブ・エッジまでの SPI データの最小セットアップ時間を設定します。また、このセットアップ時間により、SPI 出力クロックの最小非アクティブ幅も設定されます。
セットアップ = (SPI_SETUP + 1) * 40ns
たとえば、デフォルト設定値の 2 から 120ns のデータ・セットアップ時間が導かれます。

8.6.1.70 SPI_TIMING2 レジスタ (アドレス = 0x61) [リセット = 2h]

表 8-84 に、SPI_TIMING2 を示します。

概略表に戻ります。

表 8-84 SPI_TIMING2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4RESERVEDR0h予約済み
3-0SPI_SS_SETUPR/W2hSPI スレーブ選択セットアップ：
このフィールドは、スレーブ選択 Low のアサートから最初のデータ・タイミングまでの遅延を制御します。遅延は 40ns 単位です。
遅延 = (SPI_SS_SETUP + 1) * 40ns

8.6.1.71 SPI_CONFIG レジスタ (アドレス = 0x62) [リセット = 0h]

表 8-85 に、SPI_CONFIG を示します。

概略表に戻ります。

表 8-85 SPI_CONFIG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7SPI_MSTR_OVERR0hSPI マスタ・オーバーフロー検出：
このフラグは、SPI マスタがオーバーフロー状態を検出するとセットされます。この条件は、SPI マスタがリモート・デシリアライザから到着したデータに追従するのに十分な速度でリモート SPI データを再生成することが不可能な場合に発生します。この条件が発生した場合、SPI_SETUP および SPI_HOLD 時間をより小さい値に設定する必要があります。このフラグは、このレジスタの SPI_CLR_OVER ビットをセットすることでクリアされます。
6-3RESERVEDR0h予約済み
2SPI_CLR_OVERR/W0hSPI マスタ・オーバーフロー・フラグのクリア：
このビットを 1 に設定すると、SPI マスタ・オーバーフロー検出フラグ (SPI_MSTR_OVER) がクリアされます。このビットは自動でクリアされないため、0 に戻す必要があります。
1SPI_CPHAR0hSPI クロック位相の設定：
データのサンプリングに使用する SPI クロックの位相を決定します。
0：クロックの立ち上がり (最初のエッジ) でサンプリングされたデータ
1：クロックの立ち下がり (2 番目のエッジ) でサンプリングされたデータ
このビットは読み出し専用であり、値は 0 です。DS90UH949 は CPHA = 1 をサポートしていません。
0SPI_CPOLR/W0hSPI クロック極性の設定：
SPI クロックのベース (非アクティブ) 値を決定します。
0：クロックのベース値は 0
1：クロックのベース値は 1
このビットは、SPI 信号のキャプチャと伝搬の両方に影響します。

8.6.1.72 VCID_SPLIT_CTL レジスタ (アドレス = 0x63) [リセット = 0h]

表 8-86 に、VCID_SPLIT_CTL を示します。

概略表に戻ります。

表 8-86 VCID_SPLIT_CTL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6RESERVEDR0h予約済み
5VCID_SHARE_VSR/W0hVC-ID スプリッタ・モード、共有 VS：
VC-ID スプリッタ・モード中、このビットをセットすると、両方のポートに共通の VSYNC 信号を使用できます。DSI 入力の VSYNC 検出では、VC-ID は無視されます。
4-3VCID_SEL_P1R/W0hVC-ID 分割モード時の VC-ID 選択：
これらのフィールドを使って、VC-ID 分割モード時のポート 0 の VC-ID を選択できます。
2-1VCID_SEL_P0R/W0hVC-ID 分割モード時の VC-ID 選択：
これらのフィールドを使って、VC-ID 分割モード時のポート 1 の VC-ID を選択できます。
0VCID_SPLIT_ENR/W0hVC-ID 分割の有効化：
このビットを 1 に設定すると、DS90UH941AS-Q1 は、各ビデオ・ラインの仮想チャネル ID (VC-ID) に基づいて 3D 画像を分割できます。

8.6.1.73 PGCTL_PGCTL_P1 レジスタ (アドレス = 0x64) [リセット = 10h]

表 8-87 に、PGCTL_PGCTL_P1 を示します。

概略表に戻ります。

表 8-87 PGCTL_PGCTL_P1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4PATGEN_SELR/W1h内部固定パターンの選択：
このフィールドは、内部固定パターン・モードの際に出力するパターンを選択します。スケーリングされたパターンは、水平または垂直有効領域にわたって均等に配置されます。自動スクロール・モードが有効化されている場合、このフィールドは無視されます。以下の表に、非反転モードと反転モードの色選択を示します。
0000：格子パターン
0001：白 / 黒
0010：黒 / 白
0011：赤 / シアン
0100：緑 / マゼンタ
0101：青 / 黄
0110：黒から白 / 白から黒に水平方向にスケーリング
0111：黒から赤 / 白からシアンに水平方向にスケーリング
1000：黒から緑 / 白からマゼンタに水平方向にスケーリング
1001：黒から青 / 白から黄に水平方向にスケーリング
1010：黒から白 / 白から黒に垂直方向にスケーリング
1011：黒から赤 / 白からシアンに垂直方向にスケーリング
1100：黒から緑 / 白からマゼンタに垂直方向にスケーリング
1101：黒から青 / 白から黄に垂直方向にスケーリング
1110：PGRS、PGGS、PGBS レジスタで設定されたカスタム色 (またはその反転)
1111：VCOM
独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。
3RESERVEDR0h予約済み
2PATGEN_COLOR_BARSR/W0hカラー・バーの有効化
0：カラー・バーを無効化
1：カラー・バーを有効化 (白、黄、シアン、緑、マゼンタ、赤、青、黒)
1RESERVEDR0h予約済み
0PATGEN_ENR/W0hパターン・ジェネレータの有効化：
1：パターン・ジェネレータを有効化
0：パターン・ジェネレータを無効化

8.6.1.74 PGCFG_PGCFG_P1 レジスタ (アドレス = 0x65) [リセット = 0h]

表 8-88 に、PGCFG_PGCFG_P1 を示します。

概略表に戻ります。

表 8-88 PGCFG_PGCFG_P1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7RESERVEDR/W0h予約済み
6PATGEN_SCALE_CHKRR/W0h格子パターンを拡大：
1：格子パターン (VCOM と格子パターン) を 8 倍に拡大 (各正方形は 8×8 ピクセル)
0：通常動作 (各正方形は 1x1 ピクセル)
このビットをセットすると、格子パターンが見やすくなります。
独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。
5PATGEN_CUST_CHKRR/W0hカスタム格子パターン色を使用
1：格子パターンにカスタム色 (パターン・タイプ 14) と黒を使用
0：格子パターンに白と黒を使用
独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。
4PATGEN_18BR/W0h18 ビット・モード選択：
1：18 ビット色パターン生成を有効化します。スケーリングされたパターンは 64 諧調の輝度を持ち、R、G、B 出力は色ビットの上位 6 ビットを使います。
0：24 ビット色パターン生成を有効化します。スケーリングされたパターンは 256 諧調の輝度を持ちます。
独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。
3PATGEN_EXTCLKR/W0h外部クロック源を選択：
1：内部タイミングを使用する際に外部ピクセル・クロックを選択します。
0：内部タイミングを使用する際に内部で分周されたクロックを選択します。
このビットは外部タイミング・モード (PATGEN_TSEL = 0) に影響しません。
独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。
2PATGEN_TSELR/W0hタイミング選択制御：
1：パターン・ジェネレータは、パターン・ジェネレータの各種レジスタ (総フレーム・サイズ、有効フレーム・サイズ、水平同期幅、垂直同期幅、水平バック・ポーチ、垂直バック・ポーチ、同期構成) の設定に従って独自のビデオ・タイミングを生成します。
0：パターン・ジェネレータは、各種信号 (ピクセル・クロック、データ・イネーブル、水平同期、垂直同期) からの外部ビデオ・タイミングを使います。
独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。
1PATGEN_INVR/W0h色パターンの反転の有効化：
1：色出力を反転します。
0：色出力を反転しません。
独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。
0PATGEN_ASCRLR/W0h自動スクロールの有効化：
1：パターン・ジェネレータは、パターン・ジェネレータ・フレーム時間 (PGFT) レジスタで指定されたフレーム数の後、次の有効なパターンに自動的に移動します。
0：パターン・ジェネレータは現在のパターンを保持します。
独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。

8.6.1.75 PGIA_PGIA_P1 レジスタ (アドレス = 0x66) [リセット = 0h]

表 8-89 に、PGIA_PGIA_P1 を示します。

概略表に戻ります。

表 8-89 PGIA_PGIA_P1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0PATGEN_IAR/W0h間接アドレス：
この 8 ビット・フィールドは、間接的に割り当てられたレジスタにアクセスするための間接アドレスを設定します。このフィールドは、パターン・ジェネレータ間接データ・レジスタを読み書きする前に書き込む必要があります。
独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。

8.6.1.76 PGID_PGID_P1 レジスタ (アドレス = 0x67) [リセット = 0h]

表 8-90 に、PGID_PGID_P1 を示します。

概略表に戻ります。

表 8-90 PGID_PGID_P1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0PATGEN_IDR/W0h間接データ：
間接レジスタに書き込む際、このレジスタは書き込まれるデータを格納します。間接レジスタから読み出す際、このレジスタはリードバック (復唱) 値を格納します。
独立 2：2 モードでは、選択された FPD-Link III ポートを制御します。

8.6.1.77 IMG_HSYNC_CTL0_IMG_HSYNC_CTL0_P1 レジスタ (アドレス = 0x6A) [リセット = 0h]

表 8-91 に、IMG_HSYNC_CTL0_IMG_HSYNC_CTL0_P1 を示します。

概略表に戻ります。

表 8-91 IMG_HSYNC_CTL0_IMG_HSYNC_CTL0_P1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7HBACK_OV_EN
HBACK_OV_EN_P1		R/W0hデュアル・イメージ HSync 制御レジスタ 0 スプリッタ・モードを含むデュアル・イメージ動作の HSync 生成を制御します。独立 2：2 モードまたはスプリッタ・モードでは、このレジスタは選択された FPD-Link III ポートを制御します。
HBACK オーバーライドの有効化
デュアル・イメージ処理 (3D イメージまたはスプリッタ動作) 中、本デバイスは入力データから水平同期バック・ポーチを再生成します。このビットを 1 に設定すると、測定値の代わりに IMG_HBACK 値が使用されます。独立 2：2 モードまたはスプリッタ・モードでは、このレジスタは選択された FPD-Link III ポートを制御します。
6RESERVEDR0h予約済み
5-4IMG_HBACK_9:8
IMG_HBACK_P1_9:8		R/W0hHBACK オーバーライド値 (ビット 9:8)
デュアル・イメージ処理 (3D イメージまたはスプリッタ動作) 中、本デバイスは入力データから水平同期バック・ポーチを再生成します。HBACK_OV_EN 制御を 1 に設定すると、測定値の代わりに IMG_HBACK 値が使用されます。IMG_HBACK 値は、3D 画像の水平バック・ポーチの値または 2D 画像の水平バック・ポーチの 2 倍の値に設定する必要があります。独立 2：2 モードまたはスプリッタ・モードでは、このレジスタは選択された FPD-Link III ポートを制御します。
3HSYNC_OV_EN
HSYNC_OV_EN_P1		R/W0hHSYNC オーバーライドの有効化
デュアル・イメージ処理 (3D イメージまたはスプリッタ動作) 中、本デバイスは入力データから水平同期パルス幅を再生成します。このビットを 1 に設定すると、測定値の代わりに IMG_HSYNC 値が使用されます。独立 2：2 モードまたはスプリッタ・モードでは、このレジスタは選択された FPD-Link III ポートを制御します。
2RESERVEDR0h予約済み
1-0IMG_HSYNC_9:8
IMG_HSYNC_P1_9:8		R/W0hHSYNC オーバーライド値 (ビット 9:8)
デュアル・イメージ処理 (3D イメージまたはスプリッタ動作) 中、本デバイスは入力データから水平同期パルス幅を再生成します。HSYNC_OV_EN 制御を 1 に設定すると、測定値の代わりに IMG_HSYNC 値が使用されます。IMG_HBACK 値は、3D 画像の水平バック・ポーチの値または 2D 画像の水平バック・ポーチの 2 倍の値に設定する必要があります。独立 2：2 モードまたはスプリッタ・モードでは、このレジスタは選択された FPD-Link III ポートを制御します。

8.6.1.78 IMG_HSYNC_CTL1_IMG_HSYNC_CTL1_P1 レジスタ (アドレス = 0x6B) [リセット = 0h]

表 8-92 に、IMG_HSYNC_CTL1_IMG_HSYNC_CTL1_P1 を示します。

概略表に戻ります。

表 8-92 IMG_HSYNC_CTL1_IMG_HSYNC_CTL1_P1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0IMG_HSYNC_7:0
IMG_HSYNC_P1_7:0		R/W0hデュアル・イメージ HSync 制御レジスタ 1
スプリッタ・モードを含むデュアル・イメージ動作の Hsync 生成を制御します。
HSYNC オーバーライド値 (ビット 7:0)
デュアル・イメージ処理 (3D イメージまたはスプリッタ動作) 中、本デバイスは入力データから水平同期パルス幅を再生成します。HSYNC_OV_EN 制御を 1 に設定すると、測定値の代わりに IMG_HSYNC 値が使用されます。IMG_HBACK 値は、3D 画像の水平バック・ポーチの値または 2D 画像の水平バック・ポーチの 2 倍の値に設定する必要があります。
独立 2：2 モードまたはスプリッタ・モードでは、このレジスタは選択された FPD-Link III ポートを制御します。

8.6.1.79 IMG_HSYNC_CTL2_IMG_HSYNC_CTL2_P1 レジスタ (アドレス = 0x6C) [リセット = 0h]

表 8-93 に、IMG_HSYNC_CTL2_IMG_HSYNC_CTL2_P1 を示します。

概略表に戻ります。

表 8-93 IMG_HSYNC_CTL2_IMG_HSYNC_CTL2_P1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0IMG_HBACK_7:0
IMG_HBACK_P1_7:0		R/W0hデュアル・イメージ HSync 制御レジスタ 2
スプリッタ・モードを含むデュアル・イメージ動作の HSync バック・ポーチ生成を制御します。
HBACK オーバーライド値 (ビット 7:0)
デュアル・イメージ処理 (3D イメージまたはスプリッタ動作) 中、本デバイスは入力データから水平同期バック・ポーチを再生成します。HBACK_OV_EN 制御を 1 に設定すると、測定値の代わりに IMG_HBACK 値が使用されます。IMG_HBACK 値は、3D 画像の水平バック・ポーチの値または 2D 画像の水平バック・ポーチの 2 倍の値に設定する必要があります。
独立 2：2 モードまたはスプリッタ・モードでは、このレジスタは選択された FPD-Link III ポートを制御します。

8.6.1.80 BCC_STATUS レジスタ (アドレス = 0x6D) [リセット = 0h]

表 8-94 に、BCC_STATUS を示します。

概略表に戻ります。

表 8-94 BCC_STATUS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-5RESERVEDR/W0hBCC ステータス・レジスタこのレジスタは、双方向制御チャネルのエラー・ステータスを提供します。
予約済み
4BCC_MASTER_ERRR/COR0hBCC マスタ・エラー
このフラグは、BCC I2C マスタがアクティブであり、かつデシリアライザからの応答を待っている間に、バック・チャネル CRC エラーまたはバック・チャネル・ロック喪失が発生したことを示します。このフラグは、このレジスタを読み出すことでクリアされます。
3BCC_MASTER_TOR/COR0hBCC スレーブ・タイムアウト・エラー
BCC ウォッチドッグ・タイマが満了すると、このビットはセットされます。BCC I2C マスタがアクティブな間、デシリアライザからの応答を待ちます。このフラグは、このレジスタを読み出すことでクリアされます。
2BCC_SLAVE_ERRR/COR0hBCC スレーブ・エラー
このフラグは、BCC I2C スレーブがアクティブであり、かつデシリアライザからの応答を待っている間に、バック・チャネル CRC エラーまたはバック・チャネル・ロック喪失が発生したことを示します。このフラグは、このレジスタを読み出すことでクリアされます。
1BCC_SLAVE_TOR/COR0hBCC スレーブ・タイムアウト・エラー
BCC I2C スレーブがアクティブであり、かつデシリアライザからの応答を待っている間に、BCC ウォッチドッグ・タイマが満了すると、このビットはセットされます。このフラグは、このレジスタを読み出すことでクリアされます。
0BCC_RESP_ERRR/COR0hこのフラグは、双方向制御チャネル上のコマンドに応えてエラーが検出されたことを示します。シリアライザが制御チャネル・フレームを送信すると、デシリアライザは次の応答で 8 ビットのデータ・フィールドを返すはずです。シリアライザは、戻りデータにエラーがないかを確認し、エラーが検出されるとこのフラグをセットします。このフラグは、このレジスタを読み出すことでクリアされます。

8.6.1.81 BCC_CONFIG レジスタ (アドレス = 0x6E) [リセット = 20h]

表 8-95 に、BCC_CONFIG を示します。

概略表に戻ります。

表 8-95 BCC_CONFIG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7RESERVEDR0h予約済み
6RESERVEDR0h予約済み
5I2C_Master_DisableR/W1hこのビットは、I2C マスタからのリモート読み出しおよび書き込みを無効化します。ローカル・レジスタへの I2C マスタの書き込みと読み出しは引き続き機能しますが、リモート書き込みおよび読み出しは機能しません。
1：I2C マスタによるリモート読み出し / 書き込みを無効化
0：I2C マスタによるリモート読み出し / 書き込みを有効化
4BCC_TERM_ON_ERRR/RC0hCRC エラー検出に関する制御チャネル・トランザクションを終了
制御チャネルの動作中に CRC エラーが発生したとしても、それが制御チャネルの動作に影響することはあまりありません。このビットをセットすると、より保守的な動作が可能です。つまり、バック・チャネルでエラーが検出された場合、すべてのアクティブな制御チャネル動作を終了します。
0：CRC エラーが発生しても BCC トランザクションを終了しません。
1：CRC エラーと同時に BCC トランザクションを終了します。
拡張エラー・チェックが無効化されている場合 (BCC_EN_ENH_ERROR が 0 に設定されている場合)、このビットは無効です。
3RESERVEDR/W0h予約済み
2BCC_ACK_REMOTE
_READ		R/RC0hリモート読み出しの開始に対してアクノリッジを返すための制御チャネルの有効化
双方向制御チャネルの拡張エラー・チェックをサポートするリンク・パートナーと連携して動作している場合、このビットをセットすると、シリアライザはリモート I2C スレーブ読み出しの開始に対して内部アクノリッジを生成できます。これにより、デシリアライザでの追加のエラー検出が可能になります。拡張エラー・チェックをサポートしていないデシリアライザと連携して動作している場合、このビットをセットしないでください。
0：無効
1：有効
1BCC_EN_DATA_CHKR/RC0h戻りデータのチェックの有効化
拡張エラー・チェック機能を使うと、双方向制御チャネル経由でリモート・デバイスに送信されたデータのアクノリッジ・サイクル中の戻りデータにエラーがあるかどうかを確認できます。また、エラーが検出された場合、このレジスタ制御により、ローカル I2C インターフェイス上のデータ・エラーを示すためにリモートの Ack を Nack に変更できます。拡張エラー・チェックをサポートしていないデシリアライザと連携して動作している場合、このビットをセットしないでください。Ack 中、これらのデシリアライザが正しいデータを返すとは限らないためです。
0：戻りデータのエラー検出を無効化
1：戻りデータのエラー検出を有効化
0BCC_EN_ENH_ERRORR/RC0h双方向制御チャネルの拡張エラー・チェックの有効化
双方向制御チャネルは、特定のエラー条件を検出し、エラーが検出された場合にトランザクションを終了できます。このビットを 0 に設定することで、この機能を無効化できます。
0：拡張エラー・チェックを無効化
1：拡張エラー・チェックを有効化

8.6.1.82 FC_BCC_TEST レジスタ (アドレス = 0x6h) [リセット = 0h]

表 8-96 に、FC_BCC_TEST を示します。

概略表に戻ります。

表 8-96 FC_BCC_TEST レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7RESERVEDR0h予約済み
6FORCE_BCC_ERRORSC0hフォワード・チャネル BCC フレームのエラーの強制 FORCE_BCC_ERROR ビットをセットすると、フォワード・チャネル BCC フレームでエラーが強制的に生成されます。このレジスタの BCC_ERROR_SEL および BCC_FRAME_SEL フィールドは、強制的に生成されるエラーのタイプと、エラーが含まれるフレームを決定します。このビットは自動でクリアされ、常に 0 を返します。
5-3BCC_ERROR_SELR/W0hBCC エラー選択
BCC エラー選択は、フォワード・チャネル BCC フレームで強制的に生成されるエラーのタイプを決定します。
000：エラーなし
001：CRC エラーを強制的に生成
010：シーケンス・エラーを強制的に生成 (シーケンス番号を 1 つ飛ばす)
011：BCC フレームをドロップ (デシリアライザでのシーケンス・エラーを生成)
100：データ・フィールドのエラーを強制的に生成 (ビット 1～7 でランダム)
101：データ・フィールドのエラーを強制的に生成、ビット 0 (スタート・コマンド中の場合、RW ビット)
110-111：予約済み
2-0BCC_FRAME_SELR/W0hBCC フレーム選択
BCC フレーム選択を使うと、このレジスタの強制制御ビットで選択されたエラー条件を含むフォワード・チャネル BCC フレームを選択できます。各転送ブロックに対して、BCC 転送はバイト単位で送信されます。BCC フォワード・チャネルで送信される始めの 8 バイトのいずれかでエラーを強制的に生成させるため、この値を 0～7 の範囲に設定できます。

8.6.1.83 SlaveID_1 レジスタ (アドレス = 0x70) [リセット = 0h]

表 8-97 に、SlaveID_1 を示します。

概略表に戻ります。

表 8-97 SlaveID_1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1SLAVE_ID1
SLAVE_ID1_P1		R/W0h7 ビットのリモート・スレーブ・デバイス ID 1
リモート・デシリアライザに接続されたリモート I2C スレーブ・デバイスの I2C 物理アドレスを設定します。I2C トランザクションがスレーブ・エイリアス ID1 にアドレス指定された場合、そのトランザクションが双方向制御チャネルでデシリアライザに転送される前に、そのトランザクションはこのアドレスに再割り当てされます。
0RESERVEDR0h予約済み

8.6.1.84 SlaveID_2 レジスタ (アドレス = 0x71) [リセット = 0h]

表 8-98 に、SlaveID_2 を示します。

概略表に戻ります。

表 8-98 SlaveID_2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1SLAVE_ID2
SLAVE_ID2_P1		R/W0h7 ビットのリモート・スレーブ・デバイス ID 2
リモート・デシリアライザに接続されたリモート I2C スレーブ・デバイスの I2C 物理アドレスを設定します。I2C トランザクションがスレーブ・エイリアス ID2 にアドレス指定された場合、そのトランザクションが双方向制御チャネルでデシリアライザに転送される前に、そのトランザクションはこのアドレスに再割り当てされます。
0RESERVEDR0h予約済み

8.6.1.85 SlaveID_3 レジスタ (アドレス = 0x72) [リセット = 0h]

表 8-99 に、SlaveID_3 を示します。

概略表に戻ります。

表 8-99 SlaveID_3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1SLAVE_ID3
SLAVE_ID3_P1		R/W0h7 ビットのリモート・スレーブ・デバイス ID 3
リモート・デシリアライザに接続されたリモート I2C スレーブ・デバイスの I2C 物理アドレスを設定します。I2C トランザクションがスレーブ・エイリアス ID3 にアドレス指定された場合、そのトランザクションが双方向制御チャネルでデシリアライザに転送される前に、そのトランザクションはこのアドレスに再割り当てされます。
0RESERVEDR0h予約済み

8.6.1.86 SlaveID_4 レジスタ (アドレス = 0x73) [リセット = 0h]

表 8-100 に、SlaveID_4 を示します。

概略表に戻ります。

表 8-100 SlaveID_4 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1SLAVE_ID4
SLAVE_ID4_P1		R/W0h7 ビットのリモート・スレーブ・デバイス ID 4
リモート・デシリアライザに接続されたリモート I2C スレーブ・デバイスの I2C 物理アドレスを設定します。I2C トランザクションがスレーブ・エイリアス ID4 にアドレス指定された場合、そのトランザクションが双方向制御チャネルでデシリアライザに転送される前に、そのトランザクションはこのアドレスに再割り当てされます。
0RESERVEDR0h予約済み

8.6.1.87 SlaveID_5 レジスタ (アドレス = 0x74) [リセット = 0h]

表 8-101 に、SlaveID_5 を示します。

概略表に戻ります。

表 8-101 SlaveID_5 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1SLAVE_ID5
SLAVE_ID5_P1		R/W0h7 ビットのリモート・スレーブ・デバイス ID 5
リモート・デシリアライザに接続されたリモート I2C スレーブ・デバイスの I2C 物理アドレスを設定します。I2C トランザクションがスレーブ・エイリアス ID5 にアドレス指定された場合、そのトランザクションが双方向制御チャネルでデシリアライザに転送される前に、そのトランザクションはこのアドレスに再割り当てされます。
0RESERVEDR0h予約済み

8.6.1.88 SlaveID_6 レジスタ (アドレス = 0x75) [リセット = 0h]

表 8-102 に、SlaveID_6 を示します。

概略表に戻ります。

表 8-102 SlaveID_6 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1SLAVE_ID6
SLAVE_ID6_P1		R/W0h7 ビットのリモート・スレーブ・デバイス ID 6
リモート・デシリアライザに接続されたリモート I2C スレーブ・デバイスの I2C 物理アドレスを設定します。I2C トランザクションがスレーブ・エイリアス ID6 にアドレス指定された場合、そのトランザクションが双方向制御チャネルでデシリアライザに転送される前に、そのトランザクションはこのアドレスに再割り当てされます。
0RESERVEDR0h予約済み

8.6.1.89 SlaveID_7 レジスタ (アドレス = 0x76) [リセット = 0h]

表 8-103 に、SlaveID_7 を示します。

概略表に戻ります。

表 8-103 SlaveID_7 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1SLAVE_ID7
SLAVE_ID7_P1		R/W0h7 ビットのリモート・スレーブ・デバイス ID 7 リモート・デシリアライザに接続されたリモート I2C スレーブ・デバイスの I2C 物理アドレスを設定します。I2C トランザクションがスレーブ・エイリアス ID7 にアドレス指定された場合、そのトランザクションが双方向制御チャネルでデシリアライザに転送される前に、そのトランザクションはこのアドレスに再割り当てされます。
0RESERVEDR0h予約済み

8.6.1.90 SlaveAlias_1 レジスタ (アドレス = 0x77) [リセット = 0h]

表 8-104 に、SlaveAlias_1 を示します。

概略表に戻ります。

表 8-104 SlaveAlias_1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1SLAVE_ALIAS_ID1
SLAVE_ALIAS_ID1_P1		R/W0h7 ビットのリモート・スレーブ・デバイス・エイリアス ID 1
リモート・デシリアライザに接続された I2C スレーブ・デバイスを指定したトランザクションを検出するためのデコーダを設定します。このトランザクションは、スレーブ ID1 レジスタで指定されたアドレスに再割り当てされます。このフィールドの値を 0 にすると、リモート I2C スレーブへのアクセスが無効化されます。
0RESERVEDR0h予約済み

8.6.1.91 SlaveAlias_2 レジスタ (アドレス = 0x78) [リセット = 0h]

表 8-105 に、SlaveAlias_2 を示します。

概略表に戻ります。

表 8-105 SlaveAlias_2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1SLAVE_ALIAS_ID2
SLAVE_ALIAS_ID2_P1		R/W0h7 ビットのリモート・スレーブ・デバイス・エイリアス ID 2
リモート・デシリアライザに接続された I2C スレーブ・デバイスを指定したトランザクションを検出するためのデコーダを設定します。このトランザクションは、スレーブ ID2 レジスタで指定されたアドレスに再割り当てされます。このフィールドの値を 0 にすると、リモート I2C スレーブへのアクセスが無効化されます。
0RESERVEDR0h予約済み

8.6.1.92 SlaveAlias_3 レジスタ (アドレス = 0x79) [リセット = 0h]

表 8-106 に、SlaveAlias_3 を示します。

概略表に戻ります。

表 8-106 SlaveAlias_3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1SLAVE_ALIAS_ID3
SLAVE_ALIAS_ID3_P1		R/W0h7 ビットのリモート・スレーブ・デバイス・エイリアス ID 3
リモート・デシリアライザに接続された I2C スレーブ・デバイスを指定したトランザクションを検出するためのデコーダを設定します。このトランザクションは、スレーブ ID3 レジスタで指定されたアドレスに再割り当てされます。このフィールドの値を 0 にすると、リモート I2C スレーブへのアクセスが無効化されます。
0RESERVEDR0h予約済み

8.6.1.93 SlaveAlias_4 レジスタ (アドレス = 0x7A) [リセット = 0h]

表 8-107 に、SlaveAlias_4 を示します。

概略表に戻ります。

表 8-107 SlaveAlias_4 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1SLAVE_ALIAS_ID4
SLAVE_ALIAS_ID4_P1		R/W0h7 ビットのリモート・スレーブ・デバイス・エイリアス ID 4
リモート・デシリアライザに接続された I2C スレーブ・デバイスを指定したトランザクションを検出するためのデコーダを設定します。このトランザクションは、スレーブ ID4 レジスタで指定されたアドレスに再割り当てされます。このフィールドの値を 0 にすると、リモート I2C スレーブへのアクセスが無効化されます。
0RESERVEDR0h予約済み

8.6.1.94 SlaveAlias_5 レジスタ (アドレス = 0x7B) [リセット = 0h]

表 8-108 に、SlaveAlias_5 を示します。

概略表に戻ります。

表 8-108 SlaveAlias_5 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1SLAVE_ALIAS_ID5
SLAVE_ALIAS_ID5_P1		R/W0h7 ビットのリモート・スレーブ・デバイス・エイリアス ID 5
リモート・デシリアライザに接続された I2C スレーブ・デバイスを指定したトランザクションを検出するためのデコーダを設定します。このトランザクションは、スレーブ ID5 レジスタで指定されたアドレスに再割り当てされます。このフィールドの値を 0 にすると、リモート I2C スレーブへのアクセスが無効化されます。
0RESERVEDR0h予約済み

8.6.1.95 SlaveAlias_6 レジスタ (アドレス = 0x7C) [リセット = 0h]

表 8-109 に、SlaveAlias_6 を示します。

概略表に戻ります。

表 8-109 SlaveAlias_6 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1SLAVE_ALIAS_ID6
SLAVE_ALIAS_ID6_P1		R/W0h7 ビットのリモート・スレーブ・デバイス・エイリアス ID 6
リモート・デシリアライザに接続された I2C スレーブ・デバイスを指定したトランザクションを検出するためのデコーダを設定します。このトランザクションは、スレーブ ID6 レジスタで指定されたアドレスに再割り当てされます。このフィールドの値を 0 にすると、リモート I2C スレーブへのアクセスが無効化されます。
0RESERVEDR0h予約済み

8.6.1.96 SlaveAlias_7 レジスタ (アドレス = 0x7D) [リセット = 0h]

表 8-110 に、SlaveAlias_7 を示します。

概略表に戻ります。

表 8-110 SlaveAlias_7 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1SLAVE_ALIAS_ID7
SLAVE_ALIAS_ID7_P1		R/W0h7 ビットのリモート・スレーブ・デバイス・エイリアス ID 7
リモート・デシリアライザに接続された I2C スレーブ・デバイスを指定したトランザクションを検出するためのデコーダを設定します。このトランザクションは、スレーブ ID7 レジスタで指定されたアドレスに再割り当てされます。このフィールドの値を 0 にすると、リモート I2C スレーブへのアクセスが無効化されます。
0RESERVEDR0h予約済み

8.6.1.97 RX_BKSV0 レジスタ (アドレス = 0x80) [リセット = 0h]

表 8-111 に、RX_BKSV0 を示します。

概略表に戻ります。

表 8-111 RX_BKSV0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0BKSV0R0hBKSV0：レシーバ KSV のバイト 0 の値

8.6.1.98 RX_BKSV1 レジスタ (アドレス = 0x81) [リセット = 0h]

表 8-112 に、RX_BKSV1 を示します。

概略表に戻ります。

表 8-112 RX_BKSV1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0BKSV1R0hBKSV1：レシーバ KSV のバイト 1 の値

8.6.1.99 RX_BKSV2 レジスタ (アドレス = 0x82) [リセット = 0h]

表 8-113 に、RX_BKSV2 を示します。

概略表に戻ります。

表 8-113 RX_BKSV2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0BKSV2R0hBKSV2：レシーバ KSV のバイト 2 の値

8.6.1.100 RX_BKSV3 レジスタ (アドレス = 0x83) [リセット = 0h]

表 8-114 に、RX_BKSV3 を示します。

概略表に戻ります。

表 8-114 RX_BKSV3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0BKSV3R0hBKSV3：レシーバ KSV のバイト 3 の値

8.6.1.101 RX_BKSV4 レジスタ (アドレス = 0x84) [リセット = 0h]

表 8-115 に、RX_BKSV4 を示します。

概略表に戻ります。

表 8-115 RX_BKSV4 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0BKSV4R0hBKSV4：レシーバ KSV のバイト 4 の値

8.6.1.102 TX_KSV0 レジスタ (アドレス = 0x90) [リセット = 0h]

表 8-116 に、TX_KSV0 を示します。

概略表に戻ります。

表 8-116 TX_KSV0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0TX_KSV0R0hTX_KSV0：トランスミッタ KSV のバイト 0 の値

8.6.1.103 TX_KSV1 レジスタ (アドレス = 0x91) [リセット = 0h]

表 8-117 に、TX_KSV1 を示します。

概略表に戻ります。

表 8-117 TX_KSV1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0TX_KSV1R0hTX_KSV1：トランスミッタ KSV のバイト 1 の値

8.6.1.104 TX_KSV2 レジスタ (アドレス = 0x92) [リセット = 0h]

表 8-118 に、TX_KSV2 を示します。

概略表に戻ります。

表 8-118 TX_KSV2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0TX_KSV2R0hTX_KSV2：トランスミッタ KSV のバイト 2 の値

8.6.1.105 TX_KSV3 レジスタ (アドレス = 0x93) [リセット = 0h]

表 8-119 に、TX_KSV3 を示します。

概略表に戻ります。

表 8-119 TX_KSV3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0TX_KSV3R0hTX_KSV3：トランスミッタ KSV のバイト 3 の値

8.6.1.106 TX_KSV4 レジスタ (アドレス = 0x94) [リセット = 0h]

表 8-120 に、TX_KSV4 を示します。

概略表に戻ります。

表 8-120 TX_KSV4 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0TX_KSV4R0hTX_KSV4：トランスミッタ KSV のバイト 4 の値

8.6.1.107 RX_BCAPS レジスタ (アドレス = 0xA0) [リセット = 13h]

表 8-121 に、RX_BCAPS を示します。

概略表に戻ります。

表 8-121 RX_BCAPS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7RESERVEDR0h予約済み：0 として書き込み、0 として読み出します。
6REPEATERR0hリピータ：
接続されたレシーバがダウンストリーム接続をサポートしているかどうかを示します。HDCP の BKSV_RDY ビットで示されるように Bksv の準備が整った時点でこのビットは有効になります。
5KSV_FIFO_RDYR0hKSV FIFO レディ：
接続された KSV のリストの作成と、検証値「V」の計算をレシーバが完了したことを示します。
4FAST_I2CR1hファースト I2C：
HDCP レシーバはファースト I2C をサポートしています。I2C はシリアル・データに組み込まれているため、このビットは重要ではありません。
3-2RESERVEDR0h予約済み
1FEATURES_1_1R1h1.1_Features：
HDCP レシーバは拡張暗号化状態信号伝達 (EESS)、事前暗号、拡張リンク検証機能を備えています。
0FAST_REAUTHR1h高速再認証：
セッション再認証中、HDCP レシーバは、(暗号化されていない) ビデオ信号を受信できます。

8.6.1.108 RX_BSTATUS0 レジスタ (アドレス = 0xA1) [リセット = 0h]

表 8-122 に、RX_BSTATUS0 を示します。

概略表に戻ります。

表 8-122 RX_BSTATUS0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7MAX_DEVS_EXCEEDEDR0h最大デバイス数の超過：
トポロジ・エラーが検出されたことを示します。ダウンストリーム・デバイスの数がリピータの KSV FIFO の深さを上回ったことを示します。
6-0DEVICE_COUNTR0hデバイス数：
接続されたダウンストリーム・デバイスの総数。リピータの場合、これはダウンストリーム・デバイスの数を示します (そのリピータ自身は含まれません)。リピータではない HDCP レシーバの場合、このフィールドは 0 です。

8.6.1.109 RX_BSTATUS1 レジスタ (アドレス = 0xA2) [リセット = 0h]

表 8-123 に、RX_BSTATUS1 を示します。

概略表に戻ります。

表 8-123 RX_BSTATUS1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4RESERVEDR0h予約済み
3MAX_CASC_EXCEEDEDR0h最大カスケードの超過：
トポロジ・エラーが検出されたことを示します。7 段を超えるリピータがカスケード接続されていることを示します。
2-0CASC_DEPTHR0hカスケード深さ：
リピータのデバイス接続レベル数を示します。

8.6.1.110 HDCP_DBG レジスタ (アドレス = 0xC0) [リセット = 0h]

表 8-124 に、HDCP_DBG を示します。

概略表に戻ります。

表 8-124 HDCP_DBG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7RESERVEDR/W0h予約済み
6HDCP_I2C_TO_DISR/W0hHDCP I2C タイムアウトの無効化：
このビットを 1 に設定すると、HDCP I2C マスタのバス・タイムアウト機能が無効化されます。バス・タイムアウト機能を有効化すると、1 秒以上の間信号伝達が発生しない場合、バスが空いていると I2C マスタは見なします。
5FORCE_RI_ERRR/W0hRi 同期エラーを強制的に生成：
HDCP トランスミッタがフレームをカウントしないようにすることで、Ri 同期エラーを強制的に生成させます。これにより、Ri 同期プロセスをチェックできます。このビットは自動でクリアされます。
4DIS_RI_SYNCR/W0hRi 同期チェックを無効化：
Ri は通常、フレーム 128 の開始の前と後の両方でチェックされます。フレーム 127 でのチェックにより、2 つの間の同期が保証されます。このビットを 1 に設定すると、フレーム 127 でのチェックが無効化されます。
3RGB_CHKSUM_ENR/W0hRBG ビデオ・ライン・チェックサムを有効化：
各ビデオ・データ・ラインの終端に続く各 8 ビット RBG データ・チャネルの 1 の補数のチェックサムの送信を有効化します。
2FC_TESTMODER/W0hフレーム・カウンタ・テスト・モード：
Pj および Ri 検証に使用されるフレーム・カウンタを高速化します。1 に設定すると、Pj は 2 フレームおきに数えられ、Ri は 16 フレームおきに数えられます。0 に設定すると、Pj は 16 フレームおきに数えられ、Ri は 128 フレームおきに数えられます。
1TMR_SPEEDUPR/W0hタイマの高速化：
HDCP 認証タイマを高速化します。
0HDCP_I2C_FASTR/W0hHDCP I2C ファースト・モードの有効化
このビットを 1 に設定すると、HDCP レシーバの HDCP I2C マスタはファースト・モードのタイミングで動作できます。0 に設定すると、I2C マスタはスタンダード・モードのタイミングで動作します。このビットは IND_STS レジスタに反映されます。

8.6.1.111 HDCP_CFG レジスタ (アドレス = 0xC2) [リセット = 82h]

表 8-125 に、HDCP_CFG を示します。

概略表に戻ります。

表 8-125 HDCP_CFG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7ENH_LVR/W1h拡張リンク検証の有効化：
拡張リンク検証を有効化します。これにより、16 フレームごとに暗号化 Pj 値をチェックできます。
1 = 拡張リンク検証を有効化
0 = 拡張リンク検証を無効化
6HDCP_EESSR/W0h拡張暗号化ステータス信号伝達の有効化：
オリジナル暗号化ステータス信号伝達 (OESS) の代わりに拡張暗号化ステータス信号伝達 (EESS) を有効化します。
1 = EESS モードを有効化
0 = OESS モードを無効化
5TX_RPTRR/W0h送信リピータの有効化：
トランスミッタがリピータとして動作できるようにします。このモードでは、HDCP トランスミッタは、HDCP リピータに求められる追加の認証手順を実行します。
1 = 送信リピータ・モードを有効化
0 = 送信リピータ・モードを無効化
4-3ENC_MODER/W0h暗号化制御モード：
ビデオ・フレームに暗号化が必要かどうかを制御するためのモードを決定します。
00 = Enc_Authenticated
01 = Enc_Reg_Control
10 = Enc_Always
11 = Enc_InBand_Control (フレームごと)
2WAIT_100MSR/W0h100ms 待機の有効化：
HDCP 1.3 仕様は、HDCP レシーバが最初の暗号値を計算できるように、100ms の待機を許容しています。FPD-LinkIII 実装は、HDCP トランスミッタがデータを読み込む前にレシーバが計算を完了することを保証しています。そのため、タイマは不要です。100ms タイマを有効化するには、このビットを 1 に設定します。
1RX_DET_SELR/W1hRX 検出選択：
レシーバ検出割り込みのアサートを制御します。0 に設定されている場合、FPD-Link III レシーバが検出されるとレシーバ検出割り込みがアサートされます。1 に設定されている場合、レシーバ検出割り込みは、レシーバからの受信ロック表示も必要とします。
0HDCP_AVMUTER/W0hAVMUTE の有効化：
このビットを 1 に設定すると、AVMUTE 動作が開始されます。この状態にある間、トランスミッタは暗号化ステータス制御を無視します。このビットを 0 に設定すると、通常動作が再開します。HDCP_EESS ビットもセットされている場合のみ、このビットをセットできます。

8.6.1.112 HDCP_CTL レジスタ (アドレス = 0xC3) [リセット = 0h]

表 8-126 に、HDCP_CTL を示します。

概略表に戻ります。

表 8-126 HDCP_CTL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7HDCP_RSTR/W0hHDCP リセット：
このビットをセットすると、HDCP トランスミッタがリセットされ、HDCP 認証が無効化されます。このビットは自動でクリアされます。
6RESERVEDR0h予約済み
5KSV_LIST_VALIDR/W0hKSV リスト有効：
コントローラは、鍵失効リストに対してリピータの KSV リストを検証した後、このビットをセットします。これにより、認証プロセスを完了できます。このビットは自動でクリアされます。
4KSV_VALIDR/W0hKSV 有効：
コントローラは、鍵失効リストに対してレシーバの KSV を検証した後、このビットをセットします。これにより、認証プロセスを継続できます。HDCP_STS レジスタの KSV_RDY フラグのアサートでこのビットはクリアされます。このビットを 0 に設定しても、影響はありません。
3HDCP_ENC_DISR/W0hHDCP 暗号化の無効化：
HDCP 暗号化を無効化します。このビットを 1 に設定すると、ビデオ・データは暗号化されずに送信されます。認証ステータスは維持されます。このビットは自動でクリアされます。
2HDCP_ENC_ENR/W0hHDCP 暗号化の有効化：
HDCP 暗号化を有効化します。セットされている場合、本デバイスが認証されると、暗号化されたデータが送信されます。デバイスが認証されないと、ブルー・スクリーンが送信されます。コンテンツ保護を必要とするビデオ・データをトランスミッタに供給する場合、暗号化を常に有効化しておく必要があります。このビットがセットされていない場合、ビデオ・データは暗号化されずに送信されます。CFG_ENC_MODE が Enc_Always に設定されている場合、このビットは 1 の値のみを読み出すことに注意します。
1HDCP_DISR/W0hHDCP の無効化：
HDCP 認証を無効化します。このビットを 1 に設定すると、HDCP 認証が無効化されます。このビットは自動でクリアされます。
0HDCP_ENR/W0hHDCP の有効化 / 再開：
HDCP 認証を有効化します。HDCP がすでに有効化されている場合、このビットを 1 に設定すると、認証が再開されます。このビットを 0 に設定しても、影響はありません。レジスタ読み出しにより、現在の HDCP 有効化ステータスが返されます。

8.6.1.113 HDCP_STS レジスタ (アドレス = 0xC4) [リセット = 0h]

表 8-127 に、HDCP_STS を示します。

概略表に戻ります。

表 8-127 HDCP_STS ステータス・レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7I2C_ERR_DETR/COR0hHDCP I2C エラーの検出：
このビットは、HDCP レシーバが接続された組み込み通信チャネルでエラーが検出されたことを示します。このビットがセットされている場合、HDCP トランスミッタと HDCP レシーバとの間のリンクに問題があることを示している可能性があります。このビットは、読み出すとクリアされます。
6RX_INTR0hRX 割り込み：
RX 割り込み信号のステータス。接続された HDCP レシーバから受け取るこの信号は、HDCP レシーバの INTB_IN ピンのステータスです。この信号はアクティブ Low なので、0 は割り込み状態を示します。
5RX_LOCK_DETR0hレシーバ・ロック検出：
このビットは、入力シリアル・データに対する受信ロックを下流のレシーバが示したことを示します。
4DOWN_HPDR/COR0hダウンストリーム・ホット・プラグ検出：
このビットは、新しいレシーバの追加を示すホット・プラグ・イベントを下流のリピータが報告したことを示します。このビットは、読み出すとクリアされます。
3RX_DETECTR0hレシーバの検出：
このビットは、下流のレシーバが検出されたことを示します。
2KSV_LIST_RDYR0hHDCP リピータ KSV リスト・レディ：
このビットは、レシーバ KSV リストの読み込みが完了し、KSV_FIFO レジスタ内で利用可能であることを示します。本デバイスは、続行する前に、HDCP_CTL レジスタの KSV_LIST_VALID ビットをコントローラがセットするのを待機します。コントローラが KSV_LIST_VALID ビットをセットした時点で、このビットはクリアされます。
1KSV_RDYR0hHDCP リピータ KSV レディ：
このビットは、レシーバ KSV の読み込みが完了し、HDCP_BKSV レジスタ内で利用可能であることを示します。本デバイスがリピータではない場合、本デバイスは、続行する前に、HDCP_CTL レジスタの KSV_VALID ビットをコントローラがセットするのを待機します。コントローラが KSV_VALID ビットをセットした時点で、このビットはクリアされます。
0AUTHEDR0hHDCP 認証済み：
HDCP 認証が正常に完了したことを示します。これでコントローラは、コンテンツ保護を必要とするビデオ・データを送信できます。認証が失敗した場合、またはコントローラが認証を再開した場合、このビットはクリアされます。

8.6.1.114 HDCP_ICR レジスタ (アドレス = 0xC6) [リセット = 0h]

表 8-128 に、HDCP_ICR を示します。

概略表に戻ります。

表 8-128 HDCP_ICR ステータス・レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みR/RC0h予約済み
6IE_RXDET_INTR/W0hレシーバ検出時の割り込み：
ダウンストリーム・レシーバ検出時の割り込みを有効化します。HDCP_CFG:RX_DET_SEL が 1 に設定されている場合、割り込みは、レシーバ・ロック検出を待機します。
5IE_RX_INTR/W0hレシーバ割り込み時の割り込み：
HDCP レシーバからの割り込み時の割り込みを有効化します。ダウンストリーム・デバイスからの割り込みの伝搬を可能にします。
4IE_LIST_RDYR/RC0hKSV リスト・レディ時の割り込み：
KSV リスト・レディ時の割り込みを有効化
3IE_KSV_RDYR/W0hKSV レディ時の割り込み：
KSV レディ時の割り込みを有効化
2IE_AUTH_FAILR/W0h認証失敗時の割り込み：
認証の失敗または喪失時の割り込みを有効化します。
1IE_AUTH_PASSR/W0h認証成功時の割り込み：
認証が正常に完了したときの割り込みを有効化します。
0INT_ENR/W0hグローバル割り込みの有効化：
コントローラへの割り込み信号が発生した際の割り込みを有効化します。

8.6.1.115 HDCP_ISR レジスタ (アドレス = 0xC7) [リセット = 0h]

表 8-129 に、HDCP_ISR を示します。

概略表に戻ります。

表 8-129 HDCP_ISR レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0h予約済み
6IS_RXDET_INTR0hレシーバ検出割り込み時の割り込み：
ダウンストリーム・レシーバが検出されたことを示します。HDCP_CFG:RX_DET_SEL が 1 に設定されている場合、この割り込みはレシーバ・ロック検出を待機します。
5IS_RX_INTR0hレシーバ割り込み時の割り込み：
ダウンストリーム・デバイスからの割り込み要求をレシーバが示したことを示します。
4IS_LIST_RDYR0hKSV リスト・レディ時の割り込み：
コントローラが KSV リストを読み出す準備が整ったことを示します。
3IS_KSV_RDYR0hKSV レディ時の割り込み：
コントローラがレシーバ KSV を読み出す準備が整ったことを示します。
2IS_AUTH_FAILR0h認証失敗時の割り込み：
認証の失敗または喪失が発生したことを示します。
1IS_AUTH_PASSR0h認証成功時の割り込み：
認証が正常に完了したことを示します。
0INTR0hグローバル割り込み：
何らかの有効な割り込みが示されると、セットされます。

8.6.1.116 NVM_CTL レジスタ (アドレス = 0xC8) [リセット = 0h]

表 8-130 に、NVM_CTL を示します。

概略表に戻ります。

表 8-130 NVM_CTL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7NVM_PASSR0hNVM 検証合格：
このビットは、NVM 検証プロセスの完了ステータスを示します。このビットは、NVM_DONE がアサートされているときのみ有効です。
0：NVM 検証失敗
1：NVM 検証合格
6NVM_DONER0hNVM 検証完了：
このビットは、NVM 検証が完了したことを示します。
5RESERVEDR/W0h予約済み
4-3RESERVEDR0h予約済み
2NVM_VFYR/W0hNVM 検証：
このビットをセットすると、NVM の内容の検証が有効化されます。これは、NVM のすべての鍵を読み出し、SHA-1 ハッシュ値を計算し、NVM に保存されている SHA-1 ハッシュと照合することで行われます。このビットは、NVM 検証が完了するとクリアされます。
1RESERVEDR/W0h予約済み
0RESERVEDR/W0h予約済み

8.6.1.117 HDCP_CFG2 レジスタ (アドレス = 0xCD) [リセット = 40h]

表 8-131 に、HDCP_CFG2 を示します。

概略表に戻ります。

表 8-131 HDCP_CFG2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7RESERVEDR0h予約済み
6RPULSE_ENR/W1h信号の立ち上がりエッジでのレシーバ検出割り込み生成の有効化：
信号の立ち上がりエッジで、レシーバ検出割り込みを生成します。これは、レシーバ検出割り込みの RX ロック検出と RX リンク検出選択の両方のオプションに影響します。RPULSE_EN と FPULSE_EN の両方を同時に有効化することで、両方のエッジで割り込みを生成できます。
1 = 立ち上がりエッジでのパルス生成を有効化
0 = 立ち上がりエッジでのパルス生成を無効化
5-2FPULSE_ENR/W0h信号の立ち下がりエッジでのレシーバ検出割り込み生成の有効化：
信号の立ち下がりエッジで、レシーバ検出割り込みを生成します。これは、レシーバ検出割り込みの RX ロック検出と RX リンク検出選択の両方のオプションに影響します。RPULSE_EN と FPULSE_EN の両方を同時に有効化することで、両方のエッジで割り込みを生成できます。
1 = 立ち下がりエッジでのパルス生成を有効化
0 = 立ち下がりエッジでのパルス生成を無効化
1-0RESERVEDR0h予約済み

8.6.1.118 BLUE_SCREEN レジスタ (アドレス = 0xCE) [リセット = FFh]

表 8-132 に、BLUE_SCREEN を示します。

概略表に戻ります。

表 8-132 BLUE_SCREEN レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0BLUE_SCREEN_VALR/WFFhブルー・スクリーン・データ値：
HDCP トランスミッタがブルー・スクリーンを送信する際にブルー・チャネルで送信される 8 ビット・データ値を提供します。

8.6.1.119 HDCP_DBG_ALIAS レジスタ (アドレス = 0xE0) [リセット = X]

表 8-133 に、HDCP_DBG_ALIAS を示します。

概略表に戻ります。

表 8-133 HDCP_DBG_ALIAS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0HDCP_DBGRXHDCP_DBG レジスタの読み出し専用エイリアス

8.6.1.120 HDCP_CFG_ALIAS レジスタ (アドレス = 0xE2) [リセット = X]

表 8-134 に、HDCP_DBG を示します。

概略表に戻ります。

表 8-134 HDCP_CFG_ALIAS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0HDCP_CFGRXHDCP_CFG レジスタの読み出し専用エイリアス

8.6.1.121 HDCP_CTL_ALIAS レジスタ (アドレス = 0xE3) [リセット = X]

表 8-135 に、HDCP_CTL_ALIAS を示します。

概略表に戻ります。

表 8-135 HDCP_CTL_ALIAS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0HDCP_CTLRXHDCP_CTL レジスタの読み出し専用エイリアス

8.6.1.122 HDCP_STS_ALIAS レジスタ (アドレス = 0xE4) [リセット = X]

表 8-136 に、HDCP_STS_ALIAS を示します。

概略表に戻ります。

表 8-136 HDCP_STS_ALIAS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0HDCP_STSRXHDCP_STS レジスタの読み出し専用エイリアス

8.6.1.123 HDCP_ICR_ALIAS レジスタ (アドレス = 0xE6) [リセット = X]

表 8-137 に、HDCP_ICR_ALIAS を示します。

概略表に戻ります。

表 8-137 HDCP_ICR_ALIAS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0HDCP_ICRRXHDCP_ICR レジスタの読み出し専用エイリアス

8.6.1.124 HDCP_ISR_ALIAS レジスタ (アドレス = 0xE7) [リセット = X]

表 8-138 に、HDCP_ISR_ALIAS を示します。

概略表に戻ります。

表 8-138 HDCP_ISR_ALIAS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0HDCP_ISRRXHDCP_ISR レジスタの読み出し専用エイリアス

8.6.1.125 HDCP_TX_ID0 レジスタ (アドレス = 0xF0) [リセット = 5Fh]

表 8-139 に、HDCP_TX_ID0 を示します。

概略表に戻ります。

表 8-139 HDCP_TX_ID0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0HDCP_TX_ID0R5FhHDCP_TX_ID0：ID コードの第 1 バイト、「_」

8.6.1.126 HDCP_TX_ID1 レジスタ (アドレス = 0xF1) [リセット = 55h]

表 8-140 に、HDCP_TX_ID1 を示します。

概略表に戻ります。

表 8-140 HDCP_TX_ID1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0HDCP_TX_ID1R55hHDCP_TX_ID1：ID コードの第 2 バイト、「U」

8.6.1.127 HDCP_TX_ID2 レジスタ (アドレス = 0xF2) [リセット = 48h]

表 8-141 に、HDCP_TX_ID2 を示します。

概略表に戻ります。

表 8-141 HDCP_TX_ID2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0HDCP_TX_ID2R48hHDCP_TX_ID2：ID コードの第 3 バイト、「H」

8.6.1.128 HDCP_TX_ID3 レジスタ (アドレス = 0xF3) [リセット = 39h]

表 8-142 に、HDCP_TX_ID3 を示します。

概略表に戻ります。

表 8-142 HDCP_TX_ID3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0HDCP_TX_ID3R39hHDCP_TX_ID3：ID コードの第 4 バイト、「9」

8.6.1.129 HDCP_TX_ID4 レジスタ (アドレス = 0xF4) [リセット = 34h]

表 8-143 に、HDCP_TX_ID4 を示します。

概略表に戻ります。

表 8-143 HDCP_TX_ID4 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0HDCP_TX_ID4R34hHDCP_TX_ID4：ID コードの第 5 バイト、「4」

8.6.1.130 HDCP_TX_ID5 レジスタ (アドレス = 0xF5) [リセット = 31h]

表 8-144 に、HDCP_TX_ID5 を示します。

概略表に戻ります。

表 8-144 HDCP_TX_ID5 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0HDCP_TX_ID5R31hHDCP_TX_ID5：ID コードの第 6 バイト、「1」