JAJSHA5B May   2019  – January 2021 DS90UH941AS-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 概要 (続き)
  6. 6 ピン構成と機能
    1.     ピン機能
  7. 7 仕様
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 DC 電気的特性
    6. 7.6 AC 電気的特性
    7. 7.7 外部クロック基準の推奨タイミング
    8. 7.8 シリアル制御バスの推奨タイミング
    9. 7.9 タイミング図
  8. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1  DSI レシーバ
        1. 8.3.1.1 DSI の動作モード
          1. 8.3.1.1.1 高速モード
          2. 8.3.1.1.2 25
          3. 8.3.1.1.3 グローバル動作タイミング・パラメータ
        2. 8.3.1.2 THS-SKIP の設定
        3. 8.3.1.3 DSI エラーおよびステータス
          1. 8.3.1.3.1 DSI/DPHY のエラー検出および報告
          2. 8.3.1.3.2 DSI プロトコル・エラー検出
          3. 8.3.1.3.3 DSI エラー報告
          4. 8.3.1.3.4 DSI エラー・カウンタ
          5. 8.3.1.3.5 DSI - FPD-Link III バッファのエラー
        4. 8.3.1.4 サポートされる DSI ビデオ形式
      2. 8.3.2  高速フォワード・チャネル・データ転送
      3. 8.3.3  バック・チャネル・データ転送
      4. 8.3.4  FPD-Link III ポート・レジスタ・アクセス
      5. 8.3.5  ビデオ制御信号
      6. 8.3.6  パワーダウン・ピン (PDB)
      7. 8.3.7  シリアル・リンク・フォルトの検出
      8. 8.3.8  割り込みサポート
        1. 8.3.8.1 割り込みピン (INTB)
        2. 8.3.8.2 リモート割り込みピン (REM_INTB)
      9. 8.3.9  GPIO サポート
        1. 8.3.9.1 GPIO[3:0] の設定
        2. 8.3.9.2 バック・チャネルの設定
        3. 8.3.9.3 GPIO_REG[8:5] の設定
      10. 8.3.10 SPI 通信
        1. 8.3.10.1 SPI モードの設定
        2. 8.3.10.2 フォワード・チャネル SPI の動作
        3. 8.3.10.3 リバース・チャネル SPI の動作
      11. 8.3.11 オーディオ・モード
        1. 8.3.11.1 I2S オーディオ・インターフェイス
          1. 8.3.11.1.1 I2S 伝送モード
          2. 8.3.11.1.2 I2S リピータ
          3. 8.3.11.1.3 スプリッタおよびレプリケート・モードでのオーディオ
        2. 8.3.11.2 TDM オーディオ・インターフェイス
      12. 8.3.12 HDCP
        1. 8.3.12.1 HDCP I2S オーディオ暗号化
      13. 8.3.13 組み込みセルフ・テスト (BIST)
        1. 8.3.13.1 BIST の構成と状態
        2. 8.3.13.2 フォワード・チャネルおよびバックワード・チャネルのエラー・チェック
      14. 8.3.14 内部パターン生成
        1. 8.3.14.1 パターンの選択肢
        2. 8.3.14.2 カラー・モード
        3. 8.3.14.3 ビデオ・タイミング・モード
        4. 8.3.14.4 外部タイミング
        5. 8.3.14.5 パターン反転
        6. 8.3.14.6 自動スクロール
        7. 8.3.14.7 追加機能
      15. 8.3.15 EMI 低減機能
        1. 8.3.15.1 SSC の許容入力範囲
    4. 8.4 デバイスの機能モード
      1. 8.4.1 モード選択設定 (MODE_SEL[1:0])
      2. 8.4.2 クロック・モード
        1. 8.4.2.1 DSI クロック・モード
        2. 8.4.2.2 ピクセル・クロック・モード
          1. 8.4.2.2.1 DSI 基準クロック・モード
          2. 8.4.2.2.2 外部基準クロック・モード
          3. 8.4.2.2.3 内部基準クロック
          4. 8.4.2.2.4 独立 2：2 モード用外部基準クロック
      3. 8.4.3 デュアル DSI 入力モード
        1. 8.4.3.1 デュアル DSI 動作要件
        2. 8.4.3.2 デュアル DSI 動作の有効化
        3. 8.4.3.3 デュアル DSI 制御およびステータス
      4. 8.4.4 3D 形式のサポート (シングル DSI 入力)
        1. 8.4.4.1 左 / 右 3D 形式のサポート
        2. 8.4.4.2 交互ライン 3D 形式のサポート
        3. 8.4.4.3 交互ピクセル 3D 形式のサポート
      5. 8.4.5 独立 2：2 モード
        1. 8.4.5.1 独立 2：2 モードの設定
        2. 8.4.5.2 独立 2：2 モードに設定するためのサンプル・コード
        3. 8.4.5.3 93
      6. 8.4.6 FPD-Link III の動作モード
        1. 8.4.6.1 シングル・リンク・モード
        2. 8.4.6.2 デュアル・リンク・モード
        3. 8.4.6.3 レプリケート・モード
        4. 8.4.6.4 スプリッタ・モード
          1. 8.4.6.4.1 DSI 対称型分割
            1. 8.4.6.4.1.1 対称型分割 – 左 / 右
            2. 8.4.6.4.1.2 対称型分割 – 交互ピクセル分割
            3. 8.4.6.4.1.3 対称型分割 – 交互ライン分割
            4. 8.4.6.4.1.4 103
          2. 8.4.6.4.2 DSI 非対称型分割
            1. 8.4.6.4.2.1 クロッピングによる非対称型分割
            2. 8.4.6.4.2.2 DSI の VC-ID による非対称型分割
          3. 8.4.6.4.3 スプリッタ動作の設定
    5. 8.5 プログラミング
      1. 8.5.1 シリアル制御バス
      2. 8.5.2 マルチマスタ調停のサポート
      3. 8.5.3 マルチマスタ動作に関する I2C の制約
      4. 8.5.4 新世代の FPD-Link III デバイスのためのデバイス・レジスタへのマルチマスタ・アクセス
      5. 8.5.5 旧世代の FPD-Link III デバイスのデバイス・レジスタへのマルチマスタ・アクセス
      6. 8.5.6 マルチマスタ動作の制御チャネル方向の制約
    6. 8.6 レジスタ・マップ
      1. 8.6.1 メイン・レジスタ
      2. 8.6.2 DSI ポート 0 およびポート 1 間接レジスタ
      3. 8.6.3 アナログ間接レジスタ
      4. 8.6.4 ポート 0 およびポート 1 パターン・ジェネレータ間接レジスタ
  9. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1 高速相互接続のガイドライン
      3. 9.2.3 アプリケーション曲線
  10. 10電源に関する推奨事項
    1. 10.1 VDD 電源
    2. 10.2 パワーアップと初期化
  11. 11レイアウト
    1. 11.1 レイアウトのガイドライン
      1. 11.1.1 グランド
      2. 11.1.2 FPD-Link III 信号トレースの配線
      3. 11.1.3 DSI 信号トレースの配線
    2. 11.2 レイアウト例
  12. 12デバイスおよびドキュメントのサポート
    1. 12.1 ドキュメントのサポート
      1. 12.1.1 関連資料
    2. 12.2 サポート・リソース
    3. 12.3 商標
    4. 12.4 静電気放電に関する注意事項
    5. 12.5 用語集
  13. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.3.4 FPD-Link III ポート・レジスタ・アクセス

DS90UH941AS-Q1 は 2 つのダウンストリーム・ポートを備えているため、2 つのポートを制御および監視できるように一部のレジスタを二重化する必要がありました。これを容易にするため、PORT_SEL レジスタが 2 組のレジスタへのアクセスを制御します。ポート間で共有される (二重化されていない) レジスタは、PORT_SEL レジスタの設定とは無関係に利用できます。

PORT0_SEL または PORT1_SEL ビットをセットすると、選択されたポートのレジスタを読み出すことができます。両方のビットをセットすると、ポート 1 レジスタが読み出されます。ポートへの書き込みは、選択ビットがセットされているポートで行われ、両方の選択ビットがセットされている場合、両方のポートに同時に書き込まれます。

PORT1_I2C_EN ビットをセットすると、セカンダリ I2C スレーブ・アドレスが有効化され、セカンダリ I2C アドレスを使ってセカンダリ・ポートのレジスタにアクセスできます。このビットがセットされている場合、PORT0_SEL および PORT1_SEL ビットは無視されます。

強制シングル FPD-Link III モードでは、PORT1_SEL レジスタ・ビットのセットが禁止されることで、ポート 1 レジスタへのアクセスが無効化されることに注意します。

追加のポート 1 レジスタは、独立 2：2 および / またはスプリッタ・モードでのみ使用できます。これらのモードが有効化されていない場合、これらのレジスタへのすべてのアクセスのアクセス先はポート 0 レジスタになります。