JAJSHA5B May   2019  – January 2021 DS90UH941AS-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 概要 (続き)
  6. 6 ピン構成と機能
    1.     ピン機能
  7. 7 仕様
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 DC 電気的特性
    6. 7.6 AC 電気的特性
    7. 7.7 外部クロック基準の推奨タイミング
    8. 7.8 シリアル制御バスの推奨タイミング
    9. 7.9 タイミング図
  8. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1  DSI レシーバ
        1. 8.3.1.1 DSI の動作モード
          1. 8.3.1.1.1 高速モード
          2. 8.3.1.1.2 25
          3. 8.3.1.1.3 グローバル動作タイミング・パラメータ
        2. 8.3.1.2 THS-SKIP の設定
        3. 8.3.1.3 DSI エラーおよびステータス
          1. 8.3.1.3.1 DSI/DPHY のエラー検出および報告
          2. 8.3.1.3.2 DSI プロトコル・エラー検出
          3. 8.3.1.3.3 DSI エラー報告
          4. 8.3.1.3.4 DSI エラー・カウンタ
          5. 8.3.1.3.5 DSI - FPD-Link III バッファのエラー
        4. 8.3.1.4 サポートされる DSI ビデオ形式
      2. 8.3.2  高速フォワード・チャネル・データ転送
      3. 8.3.3  バック・チャネル・データ転送
      4. 8.3.4  FPD-Link III ポート・レジスタ・アクセス
      5. 8.3.5  ビデオ制御信号
      6. 8.3.6  パワーダウン・ピン (PDB)
      7. 8.3.7  シリアル・リンク・フォルトの検出
      8. 8.3.8  割り込みサポート
        1. 8.3.8.1 割り込みピン (INTB)
        2. 8.3.8.2 リモート割り込みピン (REM_INTB)
      9. 8.3.9  GPIO サポート
        1. 8.3.9.1 GPIO[3:0] の設定
        2. 8.3.9.2 バック・チャネルの設定
        3. 8.3.9.3 GPIO_REG[8:5] の設定
      10. 8.3.10 SPI 通信
        1. 8.3.10.1 SPI モードの設定
        2. 8.3.10.2 フォワード・チャネル SPI の動作
        3. 8.3.10.3 リバース・チャネル SPI の動作
      11. 8.3.11 オーディオ・モード
        1. 8.3.11.1 I2S オーディオ・インターフェイス
          1. 8.3.11.1.1 I2S 伝送モード
          2. 8.3.11.1.2 I2S リピータ
          3. 8.3.11.1.3 スプリッタおよびレプリケート・モードでのオーディオ
        2. 8.3.11.2 TDM オーディオ・インターフェイス
      12. 8.3.12 HDCP
        1. 8.3.12.1 HDCP I2S オーディオ暗号化
      13. 8.3.13 組み込みセルフ・テスト (BIST)
        1. 8.3.13.1 BIST の構成と状態
        2. 8.3.13.2 フォワード・チャネルおよびバックワード・チャネルのエラー・チェック
      14. 8.3.14 内部パターン生成
        1. 8.3.14.1 パターンの選択肢
        2. 8.3.14.2 カラー・モード
        3. 8.3.14.3 ビデオ・タイミング・モード
        4. 8.3.14.4 外部タイミング
        5. 8.3.14.5 パターン反転
        6. 8.3.14.6 自動スクロール
        7. 8.3.14.7 追加機能
      15. 8.3.15 EMI 低減機能
        1. 8.3.15.1 SSC の許容入力範囲
    4. 8.4 デバイスの機能モード
      1. 8.4.1 モード選択設定 (MODE_SEL[1:0])
      2. 8.4.2 クロック・モード
        1. 8.4.2.1 DSI クロック・モード
        2. 8.4.2.2 ピクセル・クロック・モード
          1. 8.4.2.2.1 DSI 基準クロック・モード
          2. 8.4.2.2.2 外部基準クロック・モード
          3. 8.4.2.2.3 内部基準クロック
          4. 8.4.2.2.4 独立 2：2 モード用外部基準クロック
      3. 8.4.3 デュアル DSI 入力モード
        1. 8.4.3.1 デュアル DSI 動作要件
        2. 8.4.3.2 デュアル DSI 動作の有効化
        3. 8.4.3.3 デュアル DSI 制御およびステータス
      4. 8.4.4 3D 形式のサポート (シングル DSI 入力)
        1. 8.4.4.1 左 / 右 3D 形式のサポート
        2. 8.4.4.2 交互ライン 3D 形式のサポート
        3. 8.4.4.3 交互ピクセル 3D 形式のサポート
      5. 8.4.5 独立 2：2 モード
        1. 8.4.5.1 独立 2：2 モードの設定
        2. 8.4.5.2 独立 2：2 モードに設定するためのサンプル・コード
        3. 8.4.5.3 93
      6. 8.4.6 FPD-Link III の動作モード
        1. 8.4.6.1 シングル・リンク・モード
        2. 8.4.6.2 デュアル・リンク・モード
        3. 8.4.6.3 レプリケート・モード
        4. 8.4.6.4 スプリッタ・モード
          1. 8.4.6.4.1 DSI 対称型分割
            1. 8.4.6.4.1.1 対称型分割 – 左 / 右
            2. 8.4.6.4.1.2 対称型分割 – 交互ピクセル分割
            3. 8.4.6.4.1.3 対称型分割 – 交互ライン分割
            4. 8.4.6.4.1.4 103
          2. 8.4.6.4.2 DSI 非対称型分割
            1. 8.4.6.4.2.1 クロッピングによる非対称型分割
            2. 8.4.6.4.2.2 DSI の VC-ID による非対称型分割
          3. 8.4.6.4.3 スプリッタ動作の設定
    5. 8.5 プログラミング
      1. 8.5.1 シリアル制御バス
      2. 8.5.2 マルチマスタ調停のサポート
      3. 8.5.3 マルチマスタ動作に関する I2C の制約
      4. 8.5.4 新世代の FPD-Link III デバイスのためのデバイス・レジスタへのマルチマスタ・アクセス
      5. 8.5.5 旧世代の FPD-Link III デバイスのデバイス・レジスタへのマルチマスタ・アクセス
      6. 8.5.6 マルチマスタ動作の制御チャネル方向の制約
    6. 8.6 レジスタ・マップ
      1. 8.6.1 メイン・レジスタ
      2. 8.6.2 DSI ポート 0 およびポート 1 間接レジスタ
      3. 8.6.3 アナログ間接レジスタ
      4. 8.6.4 ポート 0 およびポート 1 パターン・ジェネレータ間接レジスタ
  9. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1 高速相互接続のガイドライン
      3. 9.2.3 アプリケーション曲線
  10. 10電源に関する推奨事項
    1. 10.1 VDD 電源
    2. 10.2 パワーアップと初期化
  11. 11レイアウト
    1. 11.1 レイアウトのガイドライン
      1. 11.1.1 グランド
      2. 11.1.2 FPD-Link III 信号トレースの配線
      3. 11.1.3 DSI 信号トレースの配線
    2. 11.2 レイアウト例
  12. 12デバイスおよびドキュメントのサポート
    1. 12.1 ドキュメントのサポート
      1. 12.1.1 関連資料
    2. 12.2 サポート・リソース
    3. 12.3 商標
    4. 12.4 静電気放電に関する注意事項
    5. 12.5 用語集
  13. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.6.4 ポート 0 およびポート 1 パターン・ジェネレータ間接レジスタ

表 8-187 に、DS90UH941AS-Q1 のパターン・ジェネレータのメモリマップト・レジスタを示します。表 8-187 にないレジスタ・オフセット・アドレスはすべて予約済みと見なして、レジスタの内容は変更しないでください。

レジスタへのアクセスは、パターン・ジェネレータ間接アクセス・レジスタ (PGIA および PGID) を使った間接アクセス機構によって行われます。これらのレジスタはメイン・レジスタ空間のオフセット 0x66 および 0x67 に配置されています。

この間接アドレス機構には、レジスタ・オフセット・アドレスの設定とデータ・レジスタの読み書きが含まれます。

書き込み処理は次のとおりです。

  1. 目的の FPD-Link III ポートを選択するため、TX_PORT_SEL レジスタに書き込みます。
    • ポート 0 を選択するには TX_PORT_SEL (0x1E) レジスタの PORT0_SEL ビットをセットします (デフォルト)。
    • ポート 1 を選択するには TX_PORT_SEL (0x1E) レジスタの PORT1_SEL ビットをセットします。
  2. レジスタ・オフセットを設定するため、PGIA レジスタに書き込みます。
  3. データ値を PGID レジスタに書き込みます。

読み出し処理は次のとおりです。

  1. 目的の FPD-Link III ポートを選択するため、TX_PORT_SEL レジスタに書き込みます。
    • ポート 0 を選択するには TX_PORT_SEL (0x1E) レジスタの PORT0_SEL ビットをセットします (デフォルト)。
    • ポート 1 を選択するには TX_PORT_SEL (0x1E) レジスタの PORT1_SEL ビットをセットします。
  2. レジスタ・オフセットを設定するため、PGIA レジスタに書き込みます。
  3. PGID レジスタから読み出します。

表 8-187 パターン・ジェネレータ間接レジスタの概要
オフセット略称レジスタ名セクション
0x0PGRS表示
0x1PGGS表示
0x2PGBS表示
0x3PGCDC1表示
0x4PGTFS1表示
0x5PGTFS2表示
0x6PCTFS3表示
0x7PGAFS1表示
0x8PGAFS2表示
0x9PGAFS3表示
0xAPGHSW表示
0xBPGVSW表示
0xCPGHBP表示
0xDPGVBP表示
0xEPBSC表示
0xFPGFT表示
0x10PGTSC表示
0x11PGTSO1表示
0x12PGTSO2表示
0x13PGTSO3表示
0x14PGTSO4表示
0x15PGTSO5表示
0x16PGTSO6表示
0x17PGTSO7表示
0x18PGTSO8表示
0x19PGBE表示
1x0APGCDC2表示

表 8-188 に、このセクションでアクセス・タイプに使用しているコードを示します。

表 8-188 レジスタ・アクセス・タイプ・コード
アクセス・タイプコード説明
RR読み出し専用アクセス
R/WR/W読み出し / 書き込みアクセス
R/W/RCR/W/RC読み出し / 書き込みアクセス / 読み出すことでクリア

8.6.4.1 PGRS レジスタ (オフセット = 0x0) [リセット = 0h]

表 8-189 に、PGRS を示します。

概略表に戻ります。

表 8-189 PGRS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0PATGEN_RSPR/W0h赤のサブピクセル：このフィールドは、カスタム色のための 8 ビットの赤のサブピクセルです。

8.6.4.2 PGGS レジスタ (オフセット = 0x1) [リセット = 0h]

表 8-190 に、PGGS を示します。

表 8-187 に戻ります。

表 8-190 PGGS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0PATGEN_GSPR/W0h緑のサブピクセル：このフィールドは、カスタム色のための 8 ビットの緑のサブピクセルです。

8.6.4.3 PGBS レジスタ (オフセット = 0x2) [リセット = 0h]

表 8-191 に、PGBS を示します。

表 8-187 に戻ります。

表 8-191 PGBS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0PATGEN_BSPR/W0h青のサブピクセル：このフィールドは、カスタム色のための 8 ビットの青のサブピクセルです。

8.6.4.4 PGCDC1 レジスタ (オフセット = 0x3) [リセット = 8h]

表 8-192 に、PGCDC1 を示します。

表 8-187 に戻ります。

表 8-192 PGCDC1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7RESERVEDR0h予約済み
6-0PATGEN_CDIV_NR/W8hクロック・デバイダ：
このフィールドは、内部で生成されるピクセル・クロックのクロック・デバイダを設定します。PGCDC2:PGEN_CDIV_M が 1 である場合、内部ピクセル・クロック周波数の公称値は (200/N) MHz です。PGCDC2:PGEN_CDIV_M が 1 より大きい場合、内部ピクセル・クロック周波数の公称値は (800*M/N) MHz です。

8.6.4.5 PGTFS1 レジスタ (オフセット = 0x4) [リセット = 48h]

表 8-193 に、PGTFS1 を示します。

表 8-187 に戻ります。

表 8-193 PGTFS1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0PATGEN_THW_7:0R/W48h総水平幅：
このフィールドは、フレームの 12 ビット総水平幅 (単位：ピクセル) の下位 8 ビットです。このフィールドは、パターン・ジェネレータが無効化されている場合以外は書き込まないでください。

8.6.4.6 PGTFS2 レジスタ (オフセット = 0x5) [リセット = 53h]

表 8-194 に、PGTFS2 を示します。

表 8-187 に戻ります。

表 8-194 PGTFS2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4PATGEN_TVW_3:0R/W5h総垂直幅：
このフィールドは、フレームの 12 ビット総垂直幅 (単位：ライン) の下位 4 ビットです。このフィールドは、パターン・ジェネレータが無効化されている場合以外は書き込まないでください。
3-0PATGEN_THW_11:8R/W3h総水平幅：
このフィールドは、フレームの 12 ビット総水平幅 (単位：ピクセル) の上位 4 ビットです。このフィールドは、パターン・ジェネレータが無効化されている場合以外は書き込まないでください。

8.6.4.7 PCTFS3 レジスタ (オフセット = 0x6) [リセット = 1Eh]

表 8-195 に、PCTFS3 を示します。

表 8-187 に戻ります。

表 8-195 PCTFS3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0PATGEN_TVW_11:4R/W1Eh総垂直幅：
このフィールドは、フレームの 12 ビット総垂直幅 (単位：ライン) の上位 8 ビットです。このフィールドは、パターン・ジェネレータが無効化されている場合以外は書き込まないでください。

8.6.4.8 PGAFS1 レジスタ (オフセット = 0x7) [リセット = 20h]

表 8-196 に、PGAFS1 を示します。

表 8-187 に戻ります。

表 8-196 PGAFS1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0PATGEN_AHW_7:0R/W20h有効水平幅：
このフィールドは、フレームの 12 ビット有効水平幅 (単位：ピクセル) の下位 8 ビットです。このフィールドは、パターン・ジェネレータが無効化されている場合以外は書き込まないでください。

8.6.4.9 PGAFS2 レジスタ (オフセット = 0x8) [リセット = 3h]

表 8-197 に、PGAFS2 を示します。

表 8-187 に戻ります。

表 8-197 PGAFS2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4PATGEN_AVW_3:0R/W0h有効垂直幅：
このフィールドは、フレームの 12 ビット有効垂直幅 (単位：ライン) の下位 4 ビットです。このフィールドは、パターン・ジェネレータが無効化されている場合以外は書き込まないでください。
3-0PATGEN_AHW_11:8R/W3h有効水平幅：
このフィールドは、フレームの 12 ビット有効水平幅 (単位：ピクセル) の上位 4 ビットです。このフィールドは、パターン・ジェネレータが無効化されている場合以外は書き込まないでください。

8.6.4.10 PGAFS3 レジスタ (オフセット = 0x9) [リセット = 1Eh]

表 8-198 に、PGAFS3 を示します。

表 8-187 に戻ります。

表 8-198 PGAFS3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0PATGEN_AVW_11:4R/W1Eh有効垂直幅：
このフィールドは、フレームの 12 ビット有効垂直幅 (単位：ライン) の上位 8 ビットです。このフィールドは、パターン・ジェネレータが無効化されている場合以外は書き込まないでください。

8.6.4.11 PGHSW レジスタ (オフセット = 0xA) [リセット = Ah]

表 8-199 に、PGHSW を示します。

表 8-187 に戻ります。

表 8-199 PGHSW レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0PATGEN_HSWR/WAh水平同期幅：
このフィールドは水平同期パルスの幅 (単位：ピクセル) を制御します。有効な値は 1～255 です。このフィールドは、パターン・ジェネレータが無効化されている場合以外は書き込まないでください。

8.6.4.12 PGVSW レジスタ (オフセット = 0xB) [リセット = 2h]

表 8-200 に、PGVSW を示します。

表 8-187 に戻ります。

表 8-200 PGVSW レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0PATGEN_VSWR/W2h垂直同期幅：
このフィールドは垂直同期パルスの幅 (単位：ライン) を制御します。有効な値は 1～255 です。このフィールドは、パターン・ジェネレータが無効化されている場合以外は書き込まないでください。

8.6.4.13 PGHBP レジスタ (オフセット = 0xC) [リセット = Ah]

表 8-201 に、PGHBP を示します。

表 8-187 に戻ります。

表 8-201 PGHBP レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0PATGEN_HBPR/WAh水平バック・ポーチ幅：
このフィールドは水平バック・ポーチの幅 (単位：ピクセル) を制御します。有効な値は 1～255 です。このフィールドは、パターン・ジェネレータが無効化されている場合以外は書き込まないでください。

8.6.4.14 PGVBP レジスタ (オフセット = 0xD) [リセット = 2h]

表 8-202 に、PGVBP を示します。

表 8-187 に戻ります。

表 8-202 PGVBP レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0PATGEN_VBPR/W2h垂直バック・ポーチ幅：
このフィールドは垂直バック・ポーチの幅 (単位：ライン) を制御します。有効な値は 1～255 です。このフィールドは、パターン・ジェネレータが無効化されている場合以外は書き込まないでください。

8.6.4.15 PBSC レジスタ (オフセット = 0xE) [リセット = 3h]

表 8-203 に、PBSC を示します。

表 8-187 に戻ります。

表 8-203 PBSC レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4RESERVEDR0h予約済み
3RESERVEDR0h予約済み
2PATGEN_HS_DISR/W0h水平同期の無効化：
パターン・ジェネレータが内部タイミング・モードにある場合、水平同期信号伝達を無効化します。パターン・ジェネレータが外部タイミング・モードにある場合、このビットは何の影響も及ぼしません。このビットは、パターン・ジェネレータが無効化されている場合以外は書き込まないでください。
1PATGEN_VS_POLR/W1h垂直同期の極性：
1 に設定すると、内部タイミング・モードの際にパターン・ジェネレータは垂直同期信号を反転させます。パターン・ジェネレータが外部タイミング・モードにある場合、このビットは何の影響も及ぼしません。このビットは、パターン・ジェネレータが無効化されている場合以外は書き込まないでください。
0PATGEN_HS_POLR/W1h水平同期の極性：
1 に設定すると、内部タイミング・モードの際にパターン・ジェネレータは水平同期信号を反転させます。パターン・ジェネレータが外部タイミング・モードにある場合、このビットは何の影響も及ぼしません。このビットは、パターン・ジェネレータが無効化されている場合以外は書き込まないでください。

8.6.4.16 PGFT レジスタ (オフセット = 0xF) [リセット = 1Eh]

表 8-204 に、PGFT を示します。

表 8-187 に戻ります。

表 8-204 PGFT レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0PATGEN_FTIMER/W1Ehフレーム時間：
自動スクロールが有効化されている場合、このフィールドは、2 フレームずつインクリメントして各パターンを表示するフレーム数を制御します。有効なレジスタ値は 1～255 であり、2～510 のすべての偶数をプログラムできます。

8.6.4.17 PGTSC レジスタ (オフセット = 0x10) [リセット = Ch]

表 8-205 に、PGTSC を示します。

表 8-187 に戻ります。

表 8-205 PGTSC レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-5RESERVEDR0h予約済み
4-0PATGEN_TSLOTR/WChタイム・スロット：
このフィールドは、自動スクロールのための有効なタイム・スロットの数を設定します。有効な値は 1～16 です。

8.6.4.18 PGTSO1 レジスタ (オフセット = 0x11) [リセット = 21h]

表 8-206 に、PGTSO1 を示します。

表 8-187 に戻ります。

表 8-206 PGTSO1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4PATGEN_TS2R/W2hタイム・スロット 2 パターン：
このフィールドは、タイム・スロット 2 で有効化されるパターンを設定します。有効な値は 0～15 です。
3-0PATGEN_TS1R/W1hタイム・スロット 1 パターン：
このフィールドは、タイム・スロット 1 で有効化されるパターンを設定します。有効な値は 0～15 です。

8.6.4.19 PGTSO2 レジスタ (オフセット = 0x12) [リセット = 43h]

表 8-207 に、PGTSO2 を示します。

表 8-187 に戻ります。

表 8-207 PGTSO2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4PATGEN_TS4R/W4hタイム・スロット 4 パターン：
このフィールドは、タイム・スロット 4 で有効化されるパターンを設定します。有効な値は 0～15 です。
3-0PATGEN_TS3R/W3hタイム・スロット 3 パターン：
このフィールドは、タイム・スロット 3 で有効化されるパターンを設定します。有効な値は 0～15 です。

8.6.4.20 PGTSO3 レジスタ (オフセット = 0x13) [リセット = 65h]

表 8-208 に、PGTSO3 を示します。

表 8-187 に戻ります。

表 8-208 PGTSO3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4PATGEN_TS6R/W6hタイム・スロット 6 パターン：
このフィールドは、タイム・スロット 6 で有効化されるパターンを設定します。有効な値は 0～15 です。
3-0PATGEN_TS5R/W5hタイム・スロット 5 パターン：
このフィールドは、タイム・スロット 5 で有効化されるパターンを設定します。有効な値は 0～15 です。

8.6.4.21 PGTSO4 レジスタ (オフセット = 0x14) [リセット = 87h]

表 8-209 に、PGTSO4 を示します。

表 8-187 に戻ります。

表 8-209 PGTSO4 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4PATGEN_TS8R/W8hタイム・スロット 8 パターン：
このフィールドは、タイム・スロット 8 で有効化されるパターンを設定します。有効な値は 0～15 です。
3-0PATGEN_TS7R/W7hタイム・スロット 7 パターン：
このフィールドは、タイム・スロット 7 で有効化されるパターンを設定します。有効な値は 0～15 です。

8.6.4.22 PGTSO5 レジスタ (オフセット = 0x15) [リセット = A9h]

表 8-210 に、PGTSO5 を示します。

表 8-187 に戻ります。

表 8-210 PGTSO5 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4PATGEN_TS10R/WAhタイム・スロット 10 パターン：
このフィールドは、タイム・スロット 10 で有効化されるパターンを設定します。有効な値は 0～15 です。
3-0PATGEN_TS9R/W9hタイム・スロット 9 パターン：
このフィールドは、タイム・スロット 9 で有効化されるパターンを設定します。有効な値は 0～15 です。

8.6.4.23 PGTSO6 レジスタ (オフセット = 0x16) [リセット = CBh]

表 8-211 に、PGTSO6 を示します。

表 8-187 に戻ります。

表 8-211 PGTSO6 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4PATGEN_TS12R/WChタイム・スロット 12 パターン：
このフィールドは、タイム・スロット 12 で有効化されるパターンを設定します。有効な値は 0～15 です。
3-0PATGEN_TS11R/WBhタイム・スロット 11 パターン：
このフィールドは、タイム・スロット 11 で有効化されるパターンを設定します。有効な値は 0～15 です。

8.6.4.24 PGTSO7 レジスタ (オフセット = 0x17) [リセット = EDh]

表 8-212 に、PGTSO7 を示します。

表 8-187 に戻ります。

表 8-212 PGTSO7 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4PATGEN_TS14R/WEhタイム・スロット 14 パターン：
このフィールドは、タイム・スロット 14 で有効化されるパターンを設定します。有効な値は 0～15 です。
3-0PATGEN_TS13R/WDhタイム・スロット 13 パターン：
このフィールドは、タイム・スロット 13 で有効化されるパターンを設定します。有効な値は 0～15 です。

8.6.4.25 PGTSO8 レジスタ (オフセット = 0x18) [リセット = Fh]

表 8-213 に、PGTSO8 を示します。

表 8-187 に戻ります。

表 8-213 PGTSO8 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4PATGEN_TS16R/W0hタイム・スロット 16 パターン：
このフィールドは、タイム・スロット 16 で有効化されるパターンを設定します。有効な値は 0～15 です。
3-0PATGEN_TS15R/WFhタイム・スロット 15 パターン：
このフィールドは、タイム・スロット 15 で有効化されるパターンを設定します。有効な値は 0～15 です。

8.6.4.26 PGBE レジスタ (オフセット = 0x19) [リセット = 0h]

表 8-214 に、PGBE を示します。

表 8-187 に戻ります。

表 8-214 PGBE レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0PATGEN_BIST_ERRSR0h読み出すとクリア

8.6.4.27 PGCDC2 レジスタ (オフセット = 0x1A) [リセット = 1h]

表 8-215 に、PGCDC2 を示します。

表 8-187 に戻ります。

表 8-215 PGCDC2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-5RESERVEDR0h予約済み
4-0PATGEN_CDIV_MR/W1hクロック・デバイダ：
このフィールドは、内部で生成されるピクセル・クロックのクロック・デバイダを設定します。PGCDC2:PGEN_CDIV_M が 1 である場合、内部ピクセル・クロック周波数の公称値は (200/N) MHz です。PGCDC2:PGEN_CDIV_M が 1 より大きい場合、内部ピクセル・クロック周波数の公称値は (800*M/N) MHz です。