JAJSVL6 データシート

JAJSVL6 November 2024 F29H850TU , F29H859TU-Q1

ADVANCE INFORMATION

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）

PTS|176
RFS|144
ZEX|256

サーマルパッド・メカニカル・データ

発注情報

jajsvl6_oa

6.15.2.2.12 ADC のタイミング図

次の図に、以下の前提による 2 つの SOC の ADC 変換タイミングを示します。

SOC0 および SOC1 は、同じトリガを使用するように構成されています。
トリガが発生したときに、他の SOC が変換中または保留中になっていることはありません。
ラウンドロビンポインタは、最初に SOC0 で変換が発生する状態になっています。
ADCINTSEL は、SOC0 の変換終了時に ADCINT フラグを設定するように構成されています (このフラグを CPU に通知して割り込みを発生させるかどうかは、割り込みコントローラの構成によって決まります)。

表 6-21 に、ADC タイミングパラメータの説明を示します。表 6-22 および表 6-23 に、ADC タイミングの一覧を示します。

F29H859TU-Q1 F29H850TU 12 ビットモードの Early 割り込みモードでの ADC タイミング

図 6-40 12 ビットモードの Early 割り込みモードでの ADC タイミング

F29H859TU-Q1 F29H850TU 12 ビットモードの Late 割り込みモードでの ADC タイミング

図 6-41 12 ビットモードの Late 割り込みモードでの ADC タイミング

F29H859TU-Q1 F29H850TU 16 ビットモードの Early 割り込みモードでの ADC タイミング

図 6-42 16 ビットモードの Early 割り込みモードでの ADC タイミング

F29H859TU-Q1 F29H850TU 16 ビットモードの Late 割り込みモードでの ADC タイミング (SYSCLK サイクル)

図 6-43 16 ビットモードの Late 割り込みモードでの ADC タイミング (SYSCLK サイクル)

表 6-21 ADC タイミングパラメータの説明

パラメータ	説明
t_SH	S+H ウィンドウの幅。
	このウィンドウの終了時点における S+H コンデンサでの値が、デジタル値に変換される電圧になります。この時間は、(ACQPS + 1) SYSCLK サイクルで与えられます。ACQPS は、各 SOC に対して個別に構成できるため、異なる SOC の t_SH は、同じであるとは限りません。
	注：デバイスのクロック設定に関係なく、S+H コンデンサでの値は、S+H ウィンドウ終了の約 5ns 前にキャプチャされます。
t_LAT	S+H ウィンドウ終了から、ADC 結果が ADCRESULTx レジスタにラッチされるまでの時間。
t_LAT	この時間より前に ADCRESULTx レジスタを読み取った場合、前回の変換結果が返されます。
t_EOC	S+H ウィンドウ終了から、次の ADC 変換を開始できる S+H ウィンドウまでの時間。その後は、変換結果がラッチされる前にサンプリングを開始できます。16 ビットモードでは、これは変換結果がラッチされる時点と一致します。12 ビットモードでは、変換結果がラッチされる前に次のサンプリングを開始できます。
t_INT	S+H ウィンドウの終了から ADCINT フラグが設定されるまでの時間 (そのように構成されている場合)。
	ADCCTL1 レジスタの INTPULSEPOS ビットが設定されている場合、t_INT は変換 (EOC) 信号の終了時点と一致します。
	INTPULSEPOS ビットが 0 の場合、t_INT は、S+H ウィンドウの終了時点と一致します。t_INT によって ADC 結果レジスタの読み取りが () トリガされる場合、結果がラッチされた後に読み取りが発生するように注意する必要があります (そうでなければ、前回の結果が読み取られます)。
t_DMA	S+H ウィンドウの終了時点から ADC 変換結果の DMA 読み取りがトリガされる ADCCTL1.TDMAEN = 1 の時点までの時間。
t_DMA	TDMAEN が 0 に設定されている場合、DMA トリガは T_INT に発生します。特定の条件では、ADCRESULT の値がラッチされる前に ADCINT フラグが設定されることがあります。必ず ADCRESULT の値がラッチされた後に DMA 読み取りが行われるようにするには、ADCCTL1.TDMAEN に 1 を書き込んで DMA タイミングを有効にします。

表 6-22 12 ビットモードでの ADC タイミング

ADCCLK プリスケール		SYSCLK サイクル
ADCCTL2. PRESCALE	プリスケール比	t_EOC	t_LAT	t_INT (早期)⁽¹⁾	t_INT (遅延)	t_DMA
0	1	11	13	0	11	13
2	2	21	23	0	21	23
3	2.5	26	28	0	26	28
4	3	31	34	0	31	34
5	3.5	36	39	0	36	39
6	4	41	44	0	41	44
7	4.5	46	49	0	46	49
8	5	51	55	0	51	55
9	5.5	56	60	0	56	60
10	6	61	65	0	61	65
11	6.5	66	70	0	66	70
12	7	71	76	0	71	76
13	7.5	76	81	0	76	81
14	8	81	86	0	81	86
15	8.5	86	91	0	86	91

(1) デフォルトでは、INTPULSEPOS が 0 の場合、S+H ウィンドウの後 1 SYSCLK サイクル経過してから t_INT が発生します。これは、ADCINTCYCLE レジスタの OFFSET フィールドに書き込むことで変更できます。

表 6-23 16 ビットモードでの ADC タイミング

ADCCLK プリスケール		SYSCLK サイクル
ADCCTL2.PRESCALE	プリスケール比	t_EOC	t_LAT	t_INT (早期)⁽¹⁾	t_INT (遅延)	t_DMA
0	1	31	32	0	31	32
2	2	60	61	0	60	61
3	2.5	75	75	0	75	75
4	3	90	91	0	90	91
5	3.5	104	106	0	104	106
6	4	119	120	0	119	120
7	4.5	134	134	0	134	134
8	5	149	150	0	149	150
9	5.5	163	165	0	163	165
10	6	178	179	0	178	179
11	6.5	193	193	0	193	193
12	7	208	209	0	208	209
13	7.5	222	224	0	222	224
14	8	237	238	0	237	238
15	8.5	252	252	0	252	252