JAJSVL6 November   2024 F29H850TU , F29H859TU-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 ピン構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
    3. 5.3 信号の説明
      1. 5.3.1 アナログ信号
      2. 5.3.2 デジタル信号
      3. 5.3.3 電源およびグランド
      4. 5.3.4 テスト、JTAG、リセット
    4. 5.4 内部プルアップおよびプルダウン付きのピン
    5. 5.5 ピン多重化
      1. 5.5.1 GPIO 多重化ピン
    6. 5.6 未使用ピンの接続
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  F29H85x ESD 定格 - 民生用
    3. 6.3  F29H85x ESD 定格 - 車載用
    4. 6.4  F29P58x ESD 定格 - 民生用
    5. 6.5  F29P58x ESD 定格 - 車載用
    6. 6.6  推奨動作条件
    7. 6.7  消費電力の概略
      1. 6.7.1 システム消費電流 VREG イネーブル
      2. 6.7.2 システム消費電流 VREG ディセーブル - 外部電源
      3. 6.7.3 動作モード テストの説明
      4. 6.7.4 消費電流の低減
        1. 6.7.4.1 ペリフェラル ディセーブル時の標準的な電流低減
    8. 6.8  電気的特性
    9. 6.9  ZEX パッケージの熱抵抗特性
    10. 6.10 PTS パッケージの熱抵抗特性
    11. 6.11 RFS パッケージの熱抵抗特性
    12. 6.12 PZS パッケージの熱抵抗特性
    13. 6.13 熱設計の検討事項
    14. 6.14 システム
      1. 6.14.1  パワー マネージメント モジュール (PMM)
        1. 6.14.1.1 概要
        2. 6.14.1.2 概要
          1. 6.14.1.2.1 電源レール監視
            1. 6.14.1.2.1.1 I/O POR (パワーオン・リセット) 監視
            2. 6.14.1.2.1.2 I/O BOR (ブラウンアウト・リセット) 監視
            3. 6.14.1.2.1.3 VDD POR (パワーオン・リセット) 監視
          2. 6.14.1.2.2 外部監視回路の使用
          3. 6.14.1.2.3 遅延ブロック
          4. 6.14.1.2.4 内部1.2V LDO 電圧レギュレータ (VREG)
          5. 6.14.1.2.5 VREGENZ
        3. 6.14.1.3 外付け部品
          1. 6.14.1.3.1 デカップリング・コンデンサ
            1. 6.14.1.3.1.1 VDDIO デカップリング
            2. 6.14.1.3.1.2 VDD デカップリング
        4. 6.14.1.4 電源シーケンス
          1. 6.14.1.4.1 電源ピンの一括接続
          2. 6.14.1.4.2 信号ピンの電源シーケンス
          3. 6.14.1.4.3 電源ピンの電源シーケンス
            1. 6.14.1.4.3.1 外部 VREG/VDD モード シーケンス
            2. 6.14.1.4.3.2 内部 VREG/VDD モード シーケンス
            3. 6.14.1.4.3.3 電源シーケンスの概要と違反の影響
            4. 6.14.1.4.3.4 電源スルーレート
        5. 6.14.1.5 パワー マネージメント モジュールの電気的データおよびタイミング
          1. 6.14.1.5.1 パワー マネージメント モジュールの動作条件
          2. 6.14.1.5.2 パワー マネージメント モジュールの特性
      2. 6.14.2  リセット タイミング
        1. 6.14.2.1 リセット ソース
        2. 6.14.2.2 リセットの電気的データおよびタイミング
          1. 6.14.2.2.1 リセット XRSn のタイミング要件
          2. 6.14.2.2.2 リセット XRSn のスイッチング特性
          3. 6.14.2.2.3 リセットのタイミング図
      3. 6.14.3  クロック仕様
        1. 6.14.3.1 クロック・ソース
        2. 6.14.3.2 クロック周波数、要件、および特性
          1. 6.14.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 6.14.3.2.1.1 入力クロック周波数
            2. 6.14.3.2.1.2 XTAL 発振器の特性
            3. 6.14.3.2.1.3 外部の水晶振動子ではないクロック ソース使用時の X1 入力レベルの特性
            4. 6.14.3.2.1.4 X1 のタイミング要件
            5. 6.14.3.2.1.5 AUXCLKIN のタイミング要件
            6. 6.14.3.2.1.6 APLL の特性
            7. 6.14.3.2.1.7 XCLKOUT のスイッチング特性 (PLL バイパスまたはイネーブル)
        3. 6.14.3.3 入力クロック
        4. 6.14.3.4 XTAL 発振器
          1. 6.14.3.4.1 はじめに
          2. 6.14.3.4.2 概要
            1. 6.14.3.4.2.1 電気発振回路
              1. 6.14.3.4.2.1.1 動作モード
                1. 6.14.3.4.2.1.1.1 水晶動作モード
                2. 6.14.3.4.2.1.1.2 シングルエンド動作モード
              2. 6.14.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 6.14.3.4.2.2 水晶振動子
            3. 6.14.3.4.2.3 GPIO 動作モード
          3. 6.14.3.4.3 機能動作
            1. 6.14.3.4.3.1 ESR – 等価直列抵抗
            2. 6.14.3.4.3.2 Rneg – 負性抵抗
            3. 6.14.3.4.3.3 起動時間
            4. 6.14.3.4.3.4 DL – 励振レベル
          4. 6.14.3.4.4 水晶振動子の選択方法
          5. 6.14.3.4.5 テスト
          6. 6.14.3.4.6 一般的な問題とデバッグのヒント
          7. 6.14.3.4.7 水晶発振回路の仕様
            1. 6.14.3.4.7.1 水晶発振器の電気的特性
            2. 6.14.3.4.7.2 水晶振動子の等価直列抵抗 (ESR) 要件
            3. 6.14.3.4.7.3 水晶発振器のパラメータ
            4. 6.14.3.4.7.4 水晶発振器の電気的特性
        5. 6.14.3.5 内部発振器
          1. 6.14.3.5.1 INTOSC 特性
      4. 6.14.4  フラッシュ パラメータ
        1. 6.14.4.1 フラッシュ パラメータ 
      5. 6.14.5  メモリ サブシステム (MEMSS)
        1. 6.14.5.1 はじめに
        2. 6.14.5.2 特長
        3. 6.14.5.3 RAM の仕様
      6. 6.14.6  デバッグ / JTAG
        1. 6.14.6.1 JTAG の電気的データおよびタイミング
          1. 6.14.6.1.1 DEBUGSS のタイミング要件
          2. 6.14.6.1.2 DEBUGSS のスイッチング特性
          3. 6.14.6.1.3 JTAG のタイミング図
          4. 6.14.6.1.4 SWD タイミング図
      7. 6.14.7  GPIO の電気的データおよびタイミング
        1. 6.14.7.1 GPIO - 出力タイミング
          1. 6.14.7.1.1 汎用出力のスイッチング特性
          2. 6.14.7.1.2 汎用出力のタイミング図
        2. 6.14.7.2 GPIO - 入力タイミング
          1. 6.14.7.2.1 汎用入力のタイミング要件
          2. 6.14.7.2.2 サンプリング・モード
        3. 6.14.7.3 入力信号のサンプリング・ウィンドウ幅
      8. 6.14.8  リアルタイム ダイレクト メモリ アクセス (RTDMA)
        1. 6.14.8.1 はじめに
          1. 6.14.8.1.1 特長
          2. 6.14.8.1.2 ブロック図
      9. 6.14.9  低消費電力モード
        1. 6.14.9.1 クロック ゲーティング低消費電力モード
        2. 6.14.9.2 低消費電力モードのウェークアップ タイミング
          1. 6.14.9.2.1 アイドル モードのタイミング要件
          2. 6.14.9.2.2 アイドル モードのスイッチング特性
          3. 6.14.9.2.3 IDLE 開始および終了タイミング図
          4. 6.14.9.2.4 スタンバイ モードのタイミング要件
          5. 6.14.9.2.5 スタンバイ モードのスイッチング特性
          6. 6.14.9.2.6 STANDBY の開始 / 終了タイミング図
      10. 6.14.10 外部メモリ インターフェイス (EMIF)
        1. 6.14.10.1 非同期メモリのサポート
        2. 6.14.10.2 同期 DRAM のサポート
        3. 6.14.10.3 EMIF の電気的データおよびタイミング
          1. 6.14.10.3.1 EMIF 同期メモリのタイミング要件
          2. 6.14.10.3.2 EMIF 同期メモリのスイッチング特性
          3. 6.14.10.3.3 EMIF 同期メモリのタイミング図
          4. 6.14.10.3.4 EMIF 非同期メモリのタイミング要件
          5. 6.14.10.3.5 EMIF 非同期メモリのスイッチング特性
          6. 6.14.10.3.6 EMIF 非同期メモリのタイミング図
    15. 6.15 C29x アナログ ペリフェラル
      1. 6.15.1 アナログ サブシステム
        1. 6.15.1.1 特長
        2. 6.15.1.2 ブロック図
        3. 6.15.1.3 アナログ ピン接続
      2. 6.15.2 A/D コンバータ (ADC)
        1. 6.15.2.1 ADC の構成可能性
          1. 6.15.2.1.1 信号モード
        2. 6.15.2.2 ADC の電気的データおよびタイミング
          1. 6.15.2.2.1  ADC の動作条件 12 ビット シングルエンド
          2. 6.15.2.2.2  ADC の動作条件 12 ビット差動
          3. 6.15.2.2.3  ADC の動作条件 16 ビット シングルエンド
          4. 6.15.2.2.4  ADC の動作条件 16 ビット差動
          5. 6.15.2.2.5  ADC のタイミング要件
          6. 6.15.2.2.6  ADC 特性 12 ビット シングルエンド
          7. 6.15.2.2.7  ADC 特性 12 ビット差動
          8. 6.15.2.2.8  ADC 特性 16 ビット シングルエンド
          9. 6.15.2.2.9  ADC 特性 16 ビット差動
          10. 6.15.2.2.10 ‌ADC の INL と DNL
          11. 6.15.2.2.11 ADC 入力モデル モデル
          12. 6.15.2.2.12 ADC のタイミング図
      3. 6.15.3 温度センサ
        1. 6.15.3.1 温度センサの電気的データおよびタイミング
          1. 6.15.3.1.1 温度センサの特性
      4. 6.15.4 コンパレータ・サブシステム (CMPSS)
        1. 6.15.4.1 CMPSS 接続図
        2. 6.15.4.2 ブロック図
        3. 6.15.4.3 CMPSS の電気的データおよびタイミング
          1. 6.15.4.3.1 コンパレータ電気的特性
          2.        CMPSS コンパレータの入力換算オフセットとヒステリシス
          3. 6.15.4.3.2 CMPSS DAC の静的電気特性
          4. 6.15.4.3.3 CMPSS の説明用グラフ
      5. 6.15.5 バッファ付き D/A コンバータ (DAC)
        1. 6.15.5.1 バッファ付き DAC の電気的データおよびタイミング
          1. 6.15.5.1.1 バッファ付き DAC の動作条件
          2. 6.15.5.1.2 バッファ付き DAC の電気的特性
    16. 6.16 C29x コントロール ペリフェラル
      1. 6.16.1 拡張キャプチャ (eCAP)
        1. 6.16.1.1 eCAP のブロック図
        2. 6.16.1.2 eCAP の同期
        3. 6.16.1.3 eCAP の電気的データおよびタイミング
          1. 6.16.1.3.1 eCAP のタイミング要件
          2. 6.16.1.3.2 eCAP のスイッチング特性
      2. 6.16.2 高分解能キャプチャ (HRCAP)
        1. 6.16.2.1 eCAP と HRCAP のブロック図
        2. 6.16.2.2 HRCAP の電気的データおよびタイミング
          1. 6.16.2.2.1 HRCAP スイッチング特性
          2. 6.16.2.2.2 HRCAP の図とグラフ
      3. 6.16.3 拡張パルス幅変調器 (ePWM)
        1. 6.16.3.1 制御ペリフェラルの同期
        2. 6.16.3.2 ePWM の電気的データおよびタイミング
          1. 6.16.3.2.1 ePWM のタイミング要件
          2. 6.16.3.2.2 ePWM のスイッチング特性
          3. 6.16.3.2.3 トリップ ゾーン入力のタイミング
            1. 6.16.3.2.3.1 PWM ハイ インピーダンス特性のタイミング図
      4. 6.16.4 外部 ADC 変換開始の電気的データおよびタイミング
        1. 6.16.4.1 外部 ADC 変換開始のスイッチング特性
        2. 6.16.4.2 ADCSOCAO または ADCSOCBO のタイミング図
      5. 6.16.5 高分解能パルス幅変調器 (HRPWM)
        1. 6.16.5.1 HRPWM の電気的データおよびタイミング
          1. 6.16.5.1.1 高分解能 PWM の特性
      6. 6.16.6 拡張直交エンコーダ パルス (eQEP)
        1. 6.16.6.1 eQEP の電気的データおよびタイミング
          1. 6.16.6.1.1 eQEP のタイミング要件
          2. 6.16.6.1.2 eCAP のスイッチング特性
      7. 6.16.7 シグマ-デルタ・フィルタ・モジュール (SDFM)
        1. 6.16.7.1 SDFM の電気的データおよびタイミング
          1. 6.16.7.1.1 SDFM の電気的データおよびタイミング (同期 GPIO)
          2. 6.16.7.1.2 SDFM の電気的データおよびタイミング (ASYNC を使用)
            1. 6.16.7.1.2.1 非同期 GPIO ASYNC オプション使用時の SDFM のタイミング要件
            2. 6.16.7.1.2.2 同期 GPIO SYNC オプション使用時の SDFM のタイミング要件
          3. 6.16.7.1.3 SDFM タイミング図
    17. 6.17 C29x 通信ペリフェラル
      1. 6.17.1 モジュラー・コントローラ・エリア・ネットワーク (MCAN)
      2. 6.17.2 高速シリアル インターフェイス (FSI)
        1. 6.17.2.1 FSI トランスミッタ
          1. 6.17.2.1.1 FSITX の電気的データおよびタイミング
            1. 6.17.2.1.1.1 FSITX スイッチング特性
            2. 6.17.2.1.1.2 FSITX タイミング
        2. 6.17.2.2 FSI レシーバ
          1. 6.17.2.2.1 FSIRX の電気的データおよびタイミング
            1. 6.17.2.2.1.1 FSIRX のタイミング要件
            2. 6.17.2.2.1.2 FSIRX スイッチング特性
            3. 6.17.2.2.1.3 FSIRX タイミング
        3. 6.17.2.3 FSI SPI 互換モード
          1. 6.17.2.3.1 FSITX SPI 信号モードの電気的データおよびタイミング
            1. 6.17.2.3.1.1 FSITX SPI 信号モードのスイッチング特性
            2. 6.17.2.3.1.2 FSITX SPI 信号モードのタイミング
      3. 6.17.3 I2C (Inter-Integrated Circuit)
        1. 6.17.3.1 I2C の電気的データおよびタイミング
          1. 6.17.3.1.1 I2C のタイミング要件
          2. 6.17.3.1.2 I2C のスイッチング特性
          3. 6.17.3.1.3 I2C のタイミング図
      4. 6.17.4 PMBus (Power Management Bus) インターフェイス
        1. 6.17.4.1 PMBus の電気的データおよびタイミング
          1. 6.17.4.1.1 PMBus の電気的特性
          2. 6.17.4.1.2 PMBus ファスト プラス モードのスイッチング特性
          3. 6.17.4.1.3 PMBus ファスト モードのスイッチング特性
          4. 6.17.4.1.4 PMBus スタンダード モードのスイッチング特性
      5. 6.17.5 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 6.17.5.1 SPI コントローラ モードのタイミング
          1. 6.17.5.1.1 SPI コントローラ モードのスイッチング特性 - クロック位相 0
          2. 6.17.5.1.2 SPI コントローラ モードのスイッチング特性 - クロック位相 1
          3. 6.17.5.1.3 SPI コントローラ モードのタイミング要件
          4. 6.17.5.1.4 SPI コントローラ・モードのタイミング図
        2. 6.17.5.2 SPI ペリフェラル モードのタイミング
          1. 6.17.5.2.1 SPI ペリフェラル モードのスイッチング特性
          2. 6.17.5.2.2 SPI ペリフェラル モードのタイミング要件
          3. 6.17.5.2.3 SPI ペリフェラル・モードのタイミング図
      6. 6.17.6 シングル エッジ ニブル伝送 (SENT)
        1. 6.17.6.1 はじめに
        2. 6.17.6.2 特長
      7. 6.17.7 LIN (Local Interconnect Network)
      8. 6.17.8 EtherCAT SubordinateDevice コントローラ (ESC)
        1. 6.17.8.1 ESC の機能
        2. 6.17.8.2 ESC サブシステムの統合機能
        3. 6.17.8.3 EtherCAT IP のブロック図
        4. 6.17.8.4 EtherCAT の電気的データおよびタイミング
          1. 6.17.8.4.1 EtherCAT のタイミング要件
          2. 6.17.8.4.2 EtherCAT のスイッチング特性
          3. 6.17.8.4.3 EtherCAT のタイミング図
      9. 6.17.9 UART (Universal Asynchronous Receiver-Transmitter)
  8. 7 詳細説明
    1. 7.1  概要
    2. 7.2  機能ブロック図
    3. 7.3  エラー通知モジュール (ESM_C29)
      1. 7.3.1 はじめに
      2. 7.3.2 ESM サブシステム
      3. 7.3.3 システム ESM
    4. 7.4  エラー アグリゲータ
      1. 7.4.1 エラー アグリゲータ モジュール
      2. 7.4.2 エラー アグリゲータ インターフェイス
    5. 7.5  メモリ
      1. 7.5.1 C29x メモリ マップ
      2. 7.5.2 フラッシュ メモリ マップ
        1. 7.5.2.1 フラッシュ メイン領域のアドレス マップ (F29H85x、4MB)
        2. 7.5.2.2 フラッシュ メイン領域のアドレス マップ (F29H85x、2MB)
        3. 7.5.2.3 フラッシュ メイン領域のアドレス マップ (F29P58x、4MB)
        4. 7.5.2.4 フラッシュ メイン領域のアドレスマップ (F29P58x、2MB)
        5. 7.5.2.5 フラッシュ メイン領域のアドレス マップ (F29P58x、1MB)
        6. 7.5.2.6 フラッシュ データ バンクのアドレス マップ
        7. 7.5.2.7 フラッシュ BANKMGMT 領域のアドレス マップ
        8. 7.5.2.8 フラッシュ SECCFG 領域のアドレス マップ
      3. 7.5.3 ペリフェラル・レジスタのメモリ・マップ
    6. 7.6  識別
    7. 7.7  ブート ROM
      1. 7.7.1 デバイス ブート シーケンス
      2. 7.7.2 デバイス ブート モード
        1. 7.7.2.1 デフォルト ブート モード
        2. 7.7.2.2 カスタム ブート モード
      3. 7.7.3 デバイス ブートの構成
        1. 7.7.3.1 ブート モード ピンの構成
        2. 7.7.3.2 ブート モード テーブル オプションの設定
      4. 7.7.4 デバイスのブート フロー図
        1. 7.7.4.1 デバイス ブート フロー
        2. 7.7.4.2 CPU1 のブート フロー
        3. 7.7.4.3 エミュレーション ブート フロー
        4. 7.7.4.4 スタンドアロン ブート フロー
      5. 7.7.5 GPIO の割り当て
    8. 7.8  セキュリティ モジュールおよび暗号化アクセラレータ
      1. 7.8.1 セキュリティ モジュール
        1. 7.8.1.1 ハードウェア セキュリティ モジュール (HSM)
        2. 7.8.1.2 暗号化アクセラレータ
      2. 7.8.2 安全およびセキュリティ ユニット (SSU)
        1. 7.8.2.1 システム図
    9. 7.9  C29x サブシステム
      1. 7.9.1 C29 CPU のアーキテクチャ
      2. 7.9.2 ペリフェラル割り込みの優先度と拡張 (PIPE)
        1. 7.9.2.1 はじめに
          1. 7.9.2.1.1 特長
          2. 7.9.2.1.2 割り込みの概念
        2. 7.9.2.2 割り込みアーキテクチャ
          1. 7.9.2.2.1 動的優先度アービトレーション ブロック
          2. 7.9.2.2.2 後処理ブロック
          3. 7.9.2.2.3 メモリ マップト レジスタ
        3. 7.9.2.3 割り込みの伝搬
      3. 7.9.3 データ ロギングとトレース (DLT)
        1. 7.9.3.1 はじめに
          1. 7.9.3.1.1 特長
            1. 7.9.3.1.1.1 ブロック図
      4. 7.9.4 波形アナライザ診断 (WADI)
        1. 7.9.4.1 WADI の概要
          1. 7.9.4.1.1 特長
          2. 7.9.4.1.2 ブロック図
          3. 7.9.4.1.3 概要
      5. 7.9.5 組み込みのリアルタイム解析および診断 (ERAD)
      6. 7.9.6 プロセッサ間通信 (IPC)
        1. 7.9.6.1 はじめに
      7. 7.9.7 ウォッチドッグ
      8. 7.9.8 デュアル・クロック・コンパレータ (DCC)
        1. 7.9.8.1 特長
        2. 7.9.8.2 DCCx クロック ソース入力のマッピング
      9. 7.9.9 構成可能ロジック ブロック (CLB)
    10. 7.10 ロックステップ比較モジュール (LCM)
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 リファレンス デザイン
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
    2. 9.2 マーキング
    3. 9.3 ツールとソフトウェア
    4. 9.4 ドキュメントのサポート
    5. 9.5 サポート・リソース
    6. 9.6 商標
    7. 9.7 静電気放電に関する注意事項
    8. 9.8 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報
    2.     トレイ

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • PTS|176
  • RFS|144
  • ZEX|256
サーマルパッド・メカニカル・データ
発注情報

7.5.1 C29x メモリ マップ

表 7-1 メモリ マップ
メモリ 説明 SIZE
(x8)		 開始
アドレス		 終了
アドレス		 RTDMA1 アクセス RTDMA2 アクセス HSM
(M4、RTDMA) アクセス		 ECC /
パリティ
CPU1 ROM 128 0x0000_0000 0x0001_FFFF - - - ECC
CPU2 ROM 32 0x0000_0000 0x0000_7FFF - - - ECC
CPU3 ROM 32 0x0000_0000 0x0000_7FFF - - - ECC
フラッシュ メイン バンク FRI-1 RP0 でマッピング 1024 0x1000_0000 0x100F_FFFF あり - あり ECC
フラッシュ メイン バンク FRI-1 RP1 でマッピング 1024 0x1010_0000 0x101F_FFFF あり - あり ECC
フラッシュ メイン バンク FRI-1 RP2 でマッピング 1024 0x1020_0000 0x102F_FFFF あり - あり ECC
フラッシュ メイン バンク FRI-1 RP3 でマッピング 1024 0x1030_0000 0x103F_FFFF あり - あり ECC
フラッシュ メイン バンク FRI-2 RP0 でマッピング 1024 0x1040_0000 0x104F_FFFF あり - あり ECC
フラッシュ メイン バンク FRI-2 RP1 でマッピング 1024 0x1050_0000 0x105F_FFFF あり - あり ECC
フラッシュ メイン バンク FRI-3 RP0 でマッピング 1024 0x1060_0000 0x106F_FFFF あり - あり ECC
フラッシュ メイン バンク FRI-3 RP1 でマッピング 1024 0x1070_0000 0x107F_FFFF あり - あり ECC
データ フラッシュ 128 ビット FRI-4 RP0 でマッピング 256 0x10C0_0000 0x10C3_FFFF あり - あり ECC
BANKMGMT セクタ FRI-1 RP0 でマッピング 4 0x10D8_0000 0x10D8_0FFF - - あり ECC
SECCFG セクタ FRI-1 RP0 でマッピング 4 0x10D8_1000 0x10D8_1FFF - - あり ECC
BANKMGMT セクタ FRI-1 RP1 でマッピング 4 0x10D8_4000 0x10D8_4FFF - - あり ECC
SECCFG セクタ FRI-1 RP1 でマッピング 4 0x10D8_5000 0x10D8_5FFF - - あり ECC
BANKMGMT セクタ FRI-1 RP2 でマッピング 4 0x10D8_8000 0x10D8_8FFF - - あり ECC
SECCFG セクタ FRI-1 RP2 でマッピング 4 0x10D8_9000 0x10D8_9FFF - - あり ECC
BANKMGMT セクタ FRI-1 RP3 でマッピング 4 0x10D8_C000 0x10D8_CFFF - - あり ECC
SECCFG セクタ FRI-1 RP3 でマッピング 4 0x10D8_D000 0x10D8_DFFF - - あり ECC
BANKMGMT セクタ FRI-2 RP0 でマッピング 4 0x10D9_0000 0x10D9_0FFF - - あり ECC
SECCFG セクタ FRI-2 RP0 でマッピング 4 0x10D9_1000 0x10D9_1FFF - - あり ECC
BANKMGMT セクタ FRI-2 RP1 でマッピング 4 0x10D9_4000 0x10D9_4FFF - - あり ECC
SECCFG セクタ FRI-2 RP1 でマッピング 4 0x10D9_5000 0x10D9_5FFF - - あり ECC
BANKMGMT セクタ FRI-3 RP0 でマッピング 4 0x10D9_8000 0x10D9_8FFF - - あり ECC
SECCFG セクタ FRI-3 RP0 でマッピング 4 0x10D9_9000 0x10D9_9FFF - - あり ECC
BANKMGMT セクタ FRI-3 RP1 でマッピング 4 0x10D9_C000 0x10D9_CFFF - - あり ECC
SECCFG セクタ FRI-3 RP1 でマッピング 4 0x10D9_D000 0x10D9_DFFF - - あり ECC
フラッシュ メイン バンクの ECC ビット FRI-1 RP0 でマッピング 128 0x10E0_0000 0x10E1_FFFF あり - あり -
フラッシュ メイン バンクの ECC ビット FRI-1 RP1 でマッピング 128 0x10E2_0000 0x10E3_FFFF あり - あり -
フラッシュ メイン バンクの ECC ビット FRI-1 RP2 でマッピング 128 0x10E4_0000 0x10E5_FFFF あり - あり -
フラッシュ メイン バンクの ECC ビット FRI-1 RP3 でマッピング 128 0x10E6_0000 0x10E7_FFFF あり - あり -
フラッシュ メイン バンクの ECC ビット FRI-2 RP0 でマッピング 128 0x10E8_0000 0x10E9_FFFF あり - あり -
フラッシュ メイン バンクの ECC ビット FRI-2 RP1 でマッピング 128 0x10EA_0000 0x10EB_FFFF あり - あり -
フラッシュ メイン バンクの ECC ビット FRI-3 RP0 でマッピング 128 0x10EC_0000 0x10ED_FFFF あり - あり -
フラッシュ メイン バンクの ECC ビット FRI-3 RP1 でマッピング 128 0x10EE_0000 0x10EF_FFFF あり - あり -
データ フラッシュ ECC ビット FRI-4 RP0 でマッピング 32 0x10F8_0000 0x10F8_7FFF あり - あり -
BANKMGMT セクタ ECC ビット FRI-1 RP0 でマッピング 0.5 0x10FB_0000 0x10FB_01FF - - あり -
SECCFG セクタ ECC ビット FRI-1 RP0 でマッピング 0.5 0x10FB_0200 0x10FB_03FF - - あり -
BANKMGMT セクタ ECC ビット FRI-1 RP1 でマッピング 0.5 0x10FB_0800 0x10FB_09FF - - あり -
SECCFG セクタ ECC ビット FRI-1 RP1 でマッピング 0.5 0x10FB_0A00 0x10FB_0BFF - - あり -
BANKMGMT セクタ ECC ビット FRI-1 RP2 でマッピング 0.5 0x10FB_1000 0x10FB_11FF - - あり -
SECCFG セクタ ECC ビット FRI-1 RP2 でマッピング 0.5 0x10FB_1200 0x10FB_13FF - - あり -
BANKMGMT セクタ ECC ビット FRI-1 RP3 でマッピング 0.5 0x10FB_1800 0x10FB_19FF - - あり -
SECCFG セクタ ECC ビット FRI-1 RP3 でマッピング 0.5 0x10FB_1A00 0x10FB_1BFF - - あり -
BANKMGMT セクタ ECC ビット FRI-2 RP0 でマッピング 0.5 0x10FB_2000 0x10FB_21FF - - あり -
SECCFG セクタ ECC ビット FRI-2 RP0 でマッピング 0.5 0x10FB_2200 0x10FB_23FF - - あり -
BANKMGMT セクタ ECC ビット FRI-2 RP1 でマッピング 0.5 0x10FB_2800 0x10FB_29FF - - あり -
SECCFG セクタ ECC ビット FRI-2 RP1 でマッピング 0.5 0x10FB_2A00 0x10FB_2BFF - - あり -
BANKMGMT セクタ ECC ビット FRI-3 RP0 でマッピング 0.5 0x10FB_3000 0x10FB_31FF - - あり -
SECCFG セクタ ECC ビット FRI-3 RP0 でマッピング 0.5 0x10FB_3200 0x10FB_33FF - - あり -
BANKMGMT セクタ ECC ビット FRI-3 RP1 でマッピング 0.5 0x10FB_3800 0x10FB_39FF - - あり -
SECCFG セクタ ECC ビット FRI-3 RP1 でマッピング 0.5 0x10FB_3A00 0x10FB_3BFF - - あり -
M0 CPU1 専用スタック 4 0x2000_0000 0x2000_0FFF - - - ECC
LDA7 CPU1 および CPU2 ローカル SRAM 16 0x200E_0000 0x200E_3FFF あり あり あり ECC
LDA6 CPU1 および CPU2 ローカル SRAM 16 0x200E_4000 0x200E_7FFF あり あり あり ECC
LDA5 CPU1 および CPU2 ローカル SRAM 16 0x200E_8000 0x200E_BFFF あり あり あり ECC
LDA4 CPU1 および CPU2 ローカル SRAM 16 0x200E_C000 0x200E_FFFF あり あり あり ECC
LDA3 CPU1 および CPU2 ローカル SRAM 16 0x200F_0000 0x200F_3FFF あり あり あり ECC
LDA2 CPU1 および CPU2 ローカル SRAM 16 0x200F_4000 0x200F_7FFF あり あり あり ECC
LDA1 CPU1 および CPU2 ローカル SRAM 16 0x200F_8000 0x200F_BFFF あり あり あり ECC
LDA0 CPU1 および CPU2 ローカル SRAM 16 0x200F_C000 0x200F_FFFF あり あり あり ECC
LPA0 CPU1 および CPU2 ローカル SRAM 32 0x2010_0000 0x2010_7FFF あり あり - ECC
LPA1 CPU1 および CPU2 ローカル SRAM 32 0x2010_8000 0x2010_FFFF あり あり - ECC
CPA0 CPU1 および CPU3 共通 SRAM 32 0x2011_0000 0x2011_7FFF あり あり - ECC
CPA1 CPU1 および CPU3 共通 SRAM 32 0x2011_8000 0x2011_FFFF あり あり - ECC
CDA0 CPU1 および CPU3 共通 SRAM 16 0x2012_0000 0x2012_3FFF あり あり - ECC
CDA1 CPU1 および CPU3 共通 SRAM 16 0x2012_4000 0x2012_7FFF あり あり - ECC
CDA2 CPU1 および CPU3 共通 SRAM 16 0x2012_8000 0x2012_BFFF あり あり - ECC
CDA3 CPU1 および CPU3 共通 SRAM 16 0x2012_C000 0x2012_FFFF あり あり - ECC
CDA4 CPU1 および CPU3 共通 SRAM 16 0x2013_0000 0x2013_3FFF あり あり - ECC
CDA5 CPU1 および CPU3 共通 SRAM 16 0x2013_4000 0x2013_7FFF あり あり - ECC
CDA6 CPU1 および CPU3 共通 SRAM 16 0x2013_8000 0x2013_BFFF あり あり - ECC
CDA7 CPU1 および CPU3 共通 SRAM 16 0x2013_C000 0x2013_FFFF あり あり - ECC
CDA8 CPU1 および CPU3 共通 SRAM 16 0x2014_0000 0x2014_3FFF あり あり - ECC
CDA9 CPU1 および CPU3 共通 SRAM 16 0x2014_4000 0x2014_7FFF あり あり - ECC
CDA10 CPU1 および CPU3 共通 SRAM 16 0x2014_8000 0x2014_BFFF あり あり - ECC
CDA11 CPU1 および CPU3 共通 SRAM 16 0x2014_C000 0x2014_FFFF あり あり - ECC
HSM メールボックス - 4 0x302C_0800 0x302C_17FF あり あり - -
EtherCAT RAM - 16 0x3038_1000 0x3038_4FFF あり あり - -
EtherCAT RAM - ダイレクト アクセス - 16 0x303A_1000 0x303A_4FFF あり あり - -
MCANA メッセージ RAM - 4 0x6002_0000 0x6002_0FFF あり あり - -
MCANB メッセージ RAM - 4 0x6002_8000 0x6002_8FFF あり あり - -
MCANC メッセージ RAM - 4 0x6003_0000 0x6003_0FFF あり あり - -
MCAND メッセージ RAM - 4 0x6003_8000 0x6003_8FFF あり あり - -
MCANE メッセージ RAM - 4 0x6004_0000 0x6004_0FFF あり あり - -
MCANF メッセージ RAM - 4 0x6004_8000 0x6004_8FFF あり あり - -
CPU1 DLT FIFO レジスタ 8 0x600F_8000 0x600F_9FFF あり あり - -
CPU2 DLT FIFO レジスタ 8 0x600F_A000 0x600F_BFFF あり あり - -
CPU3 DLT FIFO レジスタ 8 0x600F_C000 0x600F_DFFF あり あり - -
EMIF1 - SDRAM、CS0 バースト モードなし 262144 0x8000_0000 0x8FFF_FFFF あり あり - -
EMIF1 - ASYNC、CS2 バースト モードなし 65536 0x9000_0000 0x93FF_FFFF あり あり - -
EMIF1 - ASYNC、CS3 バースト モードなし 65536 0x9400_0000 0x97FF_FFFF あり あり - -
EMIF1 - ASYNC、CS4 バースト モードなし 65536 0x9800_0000 0x9BFF_FFFF あり あり - -
EMIF1 - SDRAM、CS0 バースト モードあり 262144 0xA000_0000 0xAFFF_FFFF あり あり - -
EMIF1 - ASYNC、CS2 バースト モードあり 65536 0xB000_0000 0xB3FF_FFFF あり あり - -
EMIF1 - ASYNC、CS3 バースト モードあり 65536 0xB400_0000 0xB7FF_FFFF あり あり - -
EMIF1 - ASYNC、CS4 バースト モードあり 65536 0xB800_0000 0xBBFF_FFFF あり あり - -