JAJSD00 データシート

JAJSD00C March 2017 – December 2023 ISO7720-Q1 , ISO7721-Q1

PRODUCTION DATA

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）

D|8
DWV|8
DW|16

サーマルパッド・メカニカル・データ

DW|16
- QFND505A

発注情報

8.3.1 電磁両立性 (EMC) に関する検討事項

過酷な産業用環境で使用される多くのアプリケーションは、静電気放電 (ESD)、電気的高速過渡現象 (EFT)、サージ、電磁放射のような外乱の影響を受けやすくなっています。これらの電磁妨害は、IEC 61000-4-x および CISPR 22 などの国際規格により規制されています。システムレベルの性能と信頼性は、アプリケーション基板の設計とレイアウトに大きく左右されますが、ISO772x-Q1 ファミリのデバイスは、数多くのチップレベルの設計改善を取り入れて、システム全体の堅牢性を高めています。改善項目の一部を以下に示します。

入出力信号ピンおよびチップ間のボンドパッドに、堅牢な ESD 保護セル。
電源ピンおよびグランドピンに、 ESD セルの低抵抗接続。
高電圧絶縁コンデンサの性能を強化し、ESD、EFT、サージの各イベントに対する耐性を向上。
低インピーダンスパスを経由して不要な高エネルギー信号をバイパスする、オンチップデカップリングコンデンサの大容量化。
ガードリングによって PMOS デバイスと NMOS デバイスを相互に絶縁し、寄生 SCR がトリガされるのを防止。
完全差動内部動作を確保し、絶縁バリアをまたぐコモンモード電流を低減。