JAJSJ45B April   2020  – July 2022 IWR6843AOP

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 機能ブロック図
  5. 5 Revision History
  6. 6 Device Comparison
    1. 6.1 Related Products
  7. 7 Terminal Configuration and Functions
    1. 7.1 Pin Diagram
    2. 7.2 Signal Descriptions
      1. 7.2.1 Pin Functions - Digital and Analog [ALP Package]
    3. 7.3 Pin Attributes
  8. 8 Specifications
    1. 8.1  Absolute Maximum Ratings
    2. 8.2  ESD Ratings
    3. 8.3  Power-On Hours (POH)
    4. 8.4  Recommended Operating Conditions
    5. 8.5  Power Supply Specifications
    6. 8.6  Power Consumption Summary
    7. 8.7  RF Specification
    8. 8.8  CPU Specifications
    9. 8.9  Thermal Resistance Characteristics for FCBGA Package [ALP0180A]
    10. 8.10 Timing and Switching Characteristics
      1. 8.10.1  Antenna Radiation Patterns
        1. 8.10.1.1 Antenna Radiation Patterns for Receiver
        2. 8.10.1.2 Antenna Radiation Patterns for Transmitter
      2. 8.10.2  Antenna Positions
      3. 8.10.3  Power Supply Sequencing and Reset Timing
      4. 8.10.4  Input Clocks and Oscillators
        1. 8.10.4.1 Clock Specifications
      5. 8.10.5  Multibuffered / Standard Serial Peripheral Interface (MibSPI)
        1. 8.10.5.1 Peripheral Description
        2. 8.10.5.2 MibSPI Transmit and Receive RAM Organization
          1. 8.10.5.2.1 SPI Timing Conditions
          2. 8.10.5.2.2 SPI Controller Mode Switching Parameters (CLOCK PHASE = 0, SPICLK = output, SPISIMO = output, and SPISOMI = input) (1) (1) (1)
          3. 8.10.5.2.3 SPI Controller Mode Switching Parameters (CLOCK PHASE = 1, SPICLK = output, SPISIMO = output, and SPISOMI = input) (1) (1) (1)
        3. 8.10.5.3 SPI Peripheral Mode I/O Timings
          1. 8.10.5.3.1 SPI Peripheral Mode Switching Parameters (SPICLK = input, SPISIMO = input, and SPISOMI = output) (1) (1) (1)
        4. 8.10.5.4 Typical Interface Protocol Diagram (Peripheral Mode)
      6. 8.10.6  LVDS Interface Configuration
        1. 8.10.6.1 LVDS Interface Timings
      7. 8.10.7  General-Purpose Input/Output
        1. 8.10.7.1 Switching Characteristics for Output Timing versus Load Capacitance (CL)
      8. 8.10.8  Controller Area Network - Flexible Data-rate (CAN-FD)
        1. 8.10.8.1 Dynamic Characteristics for the CANx TX and RX Pins
      9. 8.10.9  Serial Communication Interface (SCI)
        1. 8.10.9.1 SCI Timing Requirements
      10. 8.10.10 Inter-Integrated Circuit Interface (I2C)
        1. 8.10.10.1 I2C Timing Requirements (1)
      11. 8.10.11 Quad Serial Peripheral Interface (QSPI)
        1. 8.10.11.1 QSPI Timing Conditions
        2. 8.10.11.2 Timing Requirements for QSPI Input (Read) Timings (1) (1)
        3. 8.10.11.3 QSPI Switching Characteristics
      12. 8.10.12 ETM Trace Interface
        1. 8.10.12.1 ETMTRACE Timing Conditions
        2. 8.10.12.2 ETM TRACE Switching Characteristics
      13. 8.10.13 Data Modification Module (DMM)
        1. 8.10.13.1 DMM Timing Requirements
      14. 8.10.14 JTAG Interface
        1. 8.10.14.1 JTAG Timing Conditions
        2. 8.10.14.2 Timing Requirements for IEEE 1149.1 JTAG
        3. 8.10.14.3 Switching Characteristics Over Recommended Operating Conditions for IEEE 1149.1 JTAG
  9. 9 Detailed Description
    1. 9.1 Overview
    2. 9.2 Functional Block Diagram
    3. 9.3 Subsystems
      1. 9.3.1 RF and Analog Subsystem
        1. 9.3.1.1 Clock Subsystem
        2. 9.3.1.2 Transmit Subsystem
        3. 9.3.1.3 Receive Subsystem
      2. 9.3.2 Processor Subsystem
      3. 9.3.3 Host Interface
      4. 9.3.4 Main Subsystem Cortex-R4F
      5. 9.3.5 DSP Subsystem
      6. 9.3.6 Hardware Accelerator
    4. 9.4 Other Subsystems
      1. 9.4.1 ADC Channels (Service) for User Application
        1. 9.4.1.1 GP-ADC Parameter
  10. 10Monitoring and Diagnostics
    1. 10.1 Monitoring and Diagnostic Mechanisms
      1. 10.1.1 Error Signaling Module
  11. 11Applications, Implementation, and Layout
    1. 11.1 Application Information
    2. 11.2 Reference Schematic
  12. 12Device and Documentation Support
    1. 12.1 Device Nomenclature
    2. 12.2 Tools and Software
    3. 12.3 Documentation Support
    4. 12.4 サポート・リソース
    5. 12.5 Trademarks
    6. 12.6 Electrostatic Discharge Caution
    7. 12.7 Glossary
  13. 13Mechanical, Packaging, and Orderable Information
    1. 13.1 Packaging Information

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ALP|180
サーマルパッド・メカニカル・データ
発注情報

1 特長

  • FMCW トランシーバ
    • 4 つのレシーバと 3 つのトランスミッタを内蔵したアンテナ搭載パッケージ (AOP)
    • PLL、トランスミッタ、レシーバ、ベースバンド、ADC を内蔵
    • 60～64GHz 帯で連続帯域幅 4GHz
    • TX ビーム・フォーミング用 6 ビット位相シフタをサポート
    • フラクショナル N PLL を使用した超高精度のチャープエンジン
  • 較正および自己テストを内蔵
    • Arm®Cortex®-R4F ベースの無線制御システム
    • 内蔵ファームウェア (ROM)
    • プロセスおよび温度の自己較正システム
    • ホスト・プロセッサの関与を必要としない自己監視機能を内蔵 (機能安全準拠デバイス)
  • C674x DSP による高度な信号処理
  • メモリ圧縮
  • FFT、フィルタリング、CFAR 処理用のハードウェア・アクセラレータ
  • 物体検出およびインターフェイス制御用の Arm-R4F マイクロコントローラ
    • 自律モード (QSPI フラッシュ・メモリからのユーザー・アプリケーションのロード) をサポート
  • ECC 付き内部メモリ
    • 1.75MB を以下に分割：MSS プログラム RAM (512KB)、MSS データ RAM (192KB)、DSP L1 RAM (64KB)、DSP L2 RAM (256KB)、L3 レーダー・データ・キューブ RAM (768KB)
    • 許容されるサイズ変更をテクニカル・リファレンス・マニュアルに記載
  • デバイスのセキュリティ (一部の型番のみ)
    • セキュアな認証および暗号化ブートのサポート
    • 顧客がプログラム可能なルート・キー、対称キー (256 ビット)、非対称キー (RSA-2Kまで)、キー失効機能付き
    • 暗号化ソフトウェア・アクセラレータ - PKA、AES (最大 256 ビット)、SHA (最大 256 ビット)、TRNG/DRGB
  • ユーザー・アプリケーションで利用可能なその他のインターフェイス
    • 最大 6 つの ADC チャネル (低サンプル・レートの監視)
    • 最大 2 つの SPI ポート
    • 最大 2 つの UART
    • 1 つの CAN-FD インターフェイス
    • I2C
    • GPIO
    • 未加工 ADC データおよびデバッグ計測用の 2 レーンの LVDS インターフェイス
  • 機能安全準拠
    • 機能安全アプリケーション向けに開発
    • SIL 3 までの IEC 61508 機能安全システム設計に役立つ資料を入手可能
    • SIL-2 までのハードウェア安全度
    • 安全関連認証
      • TUV SUD により IEC 61508 認証済み (SIL 2 まで)
  • パワー・マネージメント
    • 内蔵 LDO ネットワークにより PSRR の向上を実現
    • I/O は 3.3V/1.8V のデュアル電圧に対応
  • クロック・ソース
    • 40.0MHz の水晶振動子と内部発振器
    • 40MHz の外部発振器をサポート
    • 40MHz の外部駆動クロック (方形波 / 正弦波) をサポート
  • ハードウェア設計が簡単
    • 組み立てが簡単で低コストの PCB を設計できる 0.8mm ピッチ、180 ピン、15mm × 15mm の FCBGA パッケージ (ALP)
    • 小型ソリューション・サイズ
  • 動作条件
    • 接合部温度範囲：–40℃～105℃