JAJSPG2A December   2022  – March 2024 IWRL6432

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 機能ブロック図
  6. 5 Device Comparison
    1. 5.1 Related Products
  7. 6 Terminal Configurations and Functions
    1. 6.1 Pin Diagrams
    2. 6.2 Signal Descriptions
      1.      11
      2.      12
      3.      13
      4.      14
      5.      15
      6.      16
      7.      17
      8.      18
      9.      19
      10.      20
      11.      21
      12.      22
      13.      23
      14.      24
      15.      25
      16.      26
      17.      27
    3.     28
  8. 7 Specifications
    1. 7.1  Absolute Maximum Ratings
    2. 7.2  ESD Ratings
    3. 7.3  Power-On Hours (POH)
    4. 7.4  Recommended Operating Conditions
    5. 7.5  VPP Specifications for One-Time Programmable (OTP) eFuses
      1. 7.5.1 Recommended Operating Conditions for OTP eFuse Programming
      2. 7.5.2 Hardware Requirements
      3. 7.5.3 Impact to Your Hardware Warranty
    6. 7.6  Power Supply Specifications
      1. 7.6.1 Power Optimized 3.3V I/O Topology
      2. 7.6.2 BOM Optimized 3.3V I/O Topology
      3. 7.6.3 Power Optimized 1.8V I/O Topology
      4. 7.6.4 BOM Optimized 1.8V I/O Topology
      5. 7.6.5 System Topologies
        1. 7.6.5.1 Power Topologies
          1. 7.6.5.1.1 BOM Optimized Mode
          2. 7.6.5.1.2 Power Optimized Mode
      6. 7.6.6 Internal LDO output decoupling capacitor and layout conditions for BOM optimized topology
        1. 7.6.6.1 Single-capacitor rail
          1. 7.6.6.1.1 1.2V Digital LDO
        2. 7.6.6.2 Two-capacitor rail
          1. 7.6.6.2.1 1.2V RF LDO
          2. 7.6.6.2.2 1.2V SRAM LDO
          3. 7.6.6.2.3 1.0V RF LDO
      7. 7.6.7 Noise and Ripple Specifications
    7. 7.7  Power Save Modes
      1. 7.7.1 Typical Power Consumption Numbers
    8. 7.8  Peak Current Requirement per Voltage Rail
    9. 7.9  RF Specification
    10. 7.10 Supported DFE Features
    11. 7.11 CPU Specifications
    12. 7.12 Thermal Resistance Characteristics
    13. 7.13 Timing and Switching Characteristics
      1. 7.13.1  Power Supply Sequencing and Reset Timing
      2. 7.13.2  Synchronized Frame Triggering
      3. 7.13.3  Input Clocks and Oscillators
        1. 7.13.3.1 Clock Specifications
      4. 7.13.4  MultiChannel buffered / Standard Serial Peripheral Interface (McSPI)
        1. 7.13.4.1 McSPI Features
        2. 7.13.4.2 SPI Timing Conditions
        3. 7.13.4.3 SPI—Controller Mode
          1. 7.13.4.3.1 Timing and Switching Requirements for SPI - Controller Mode
          2. 7.13.4.3.2 Timing and Switching Characteristics for SPI Output Timings—Controller Mode
        4. 7.13.4.4 SPI—Peripheral Mode
          1. 7.13.4.4.1 Timing and Switching Requirements for SPI - Peripheral Mode
          2. 7.13.4.4.2 Timing and Switching Characteristics for SPI Output Timings—Secondary Mode
      5. 7.13.5  RDIF Interface Configuration
        1. 7.13.5.1 RDIF Interface Timings
        2. 7.13.5.2 RDIF Data Format
      6. 7.13.6  General-Purpose Input/Output
        1. 7.13.6.1 Switching Characteristics for Output Timing versus Load Capacitance (CL)
      7. 7.13.7  Controller Area Network - Flexible Data-rate (CAN-FD)
        1. 7.13.7.1 Dynamic Characteristics for the CANx TX and RX Pins
      8. 7.13.8  Serial Communication Interface (SCI)
        1. 7.13.8.1 SCI Timing Requirements
      9. 7.13.9  Inter-Integrated Circuit Interface (I2C)
        1. 7.13.9.1 I2C Timing Requirements
      10. 7.13.10 Quad Serial Peripheral Interface (QSPI)
        1. 7.13.10.1 QSPI Timing Conditions
        2. 7.13.10.2 Timing Requirements for QSPI Input (Read) Timings
        3. 7.13.10.3 QSPI Switching Characteristics
      11. 7.13.11 JTAG Interface
        1. 7.13.11.1 JTAG Timing Conditions
        2. 7.13.11.2 Timing Requirements for IEEE 1149.1 JTAG
        3. 7.13.11.3 Switching Characteristics Over Recommended Operating Conditions for IEEE 1149.1 JTAG
  9. 8 Detailed Description
    1. 8.1 Overview
    2. 8.2 機能ブロック図
    3. 8.3 Subsystems
      1. 8.3.1 RF and Analog Subsystem
      2. 8.3.2 Clock Subsystem
      3. 8.3.3 Transmit Subsystem
      4. 8.3.4 Receive Subsystem
      5. 8.3.5 Processor Subsystem
      6. 8.3.6 Host Interface
      7. 8.3.7 Application Subsystem Cortex-M4F
      8. 8.3.8 Hardware Accelerator (HWA1.2) Features
        1. 8.3.8.1 Hardware Accelerator Feature Differences Between HWA1.1 and HWA1.2
    4. 8.4 Other Subsystems
      1. 8.4.1 GPADC Channels (Service) for User Application
      2. 8.4.2 GPADC Parameters
    5. 8.5 Memory Partitioning Options
    6. 8.6 Boot Modes
  10. 9 Monitoring and Diagnostics
  11. 10Applications, Implementation, and Layout
    1. 10.1 Application Information
    2. 10.2 Reference Schematic
  12. 11Device and Documentation Support
    1. 11.1 Device Nomenclature
    2. 11.2 Tools and Software
    3. 11.3 Documentation Support
    4. 11.4 Support Resources
    5. 11.5 Trademarks
    6. 11.6 Electrostatic Discharge Caution
    7. 11.7 Glossary
  13. 12Revision History
  14. 13Mechanical, Packaging, and Orderable Information

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
  • AMF|102
サーマルパッド・メカニカル・データ
発注情報

1 特長

  • FMCW トランシーバ
    • PLL、トランスミッタ、レシーバ、ベースバンド、ADC を内蔵
    • 57GHz～64GHz の範囲 (7GHz の連続帯域幅) に対応
    • 3 つの受信チャネルと 2 つの送信チャネル
    • 最大で 25m (標準値) までのレンジ
    • Tx あたり 11dBm の出力電力 (標準値)
    • 11dB (標準値) のノイズ指数
    • 1MHz で -89dBc/Hz の位相ノイズ (標準値)
    • FMCW の動作
    • 5MHz IF 帯域幅、実数のみの Rx チャネル
    • フラクショナル N PLL を使用した超高精度のチャープ エンジン
    • トランスミッタごとのバイナリ位相シフタ
  • 処理部品
    • 単精度 FPU (160MHz) を搭載した Arm®M4F® コア
    • テキサス・インスツルメンツのレーダー ハードウェア アクセラレータ (HWA 1.2)、FFT、対数振幅、CFAR 動作 (80MHz) 用
  • 複数の低消費電力モードをサポート
    • アイドル モードとディープ スリープ モード
  • パワー マネージメント
    • 1.8V および 3.3V IO のサポート
    • 内蔵 LDO ネットワークにより PSRR の向上を実現
    • BOM 最適化モードと電力最適化モード
    • 1.8V IO モード用の 1 つまたは 2 つの電源レール、3.3V IO モード用の 2 つまたは 3 つの電源レール
  • 較正および自己テストを内蔵
    • 内蔵ファームウェア (ROM)
    • 自己完結型のオンチップ較正システム
  • ホスト インターフェイス
    • UART
    • CAN-FD
    • SPI
  • RDIF (レーダー データ インターフェイス)、未加工 ADC サンプル キャプチャ用
  • ユーザー アプリケーションで利用可能なその他のインターフェイス
    • QSPI
    • I2C
    • JTAG
    • GPIO
    • PWM インターフェイス
  • 内部メモリ
    • 1MB のオンチップ RAM
    • レーダー キューブ用の構成可能な L3 共有メモリ
    • データおよびコード RAM (512/640/768KB)
  • 機能安全準拠予定
    • 機能安全アプリケーション向けに開発
    • SIL-2 までのハードウェア安全度に対応予定
  • 12 x 12 BGA グリッド、102 BGA ボールの FCCSP パッケージ、パッケージ サイズ：6.45mm × 6.45mm
  • クロック ソース
    • プライマリ クロック用の 40.0MHz 水晶振動子
    • 40.0MHz の外部駆動クロック (方形波 / 正弦波) をサポート
    • 低消費電力動作用 32kHz 内部発振器
  • 動作時の温度範囲対応
    • 動作時の接合部温度範囲：-40℃～105℃