JAJSVZ6 December   2024 IWRL6432W

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 機能ブロック図
  6. 5 デバイスの比較
    1. 5.1 関連製品
  7. 6 端子構成および機能
    1. 6.1 ピン配置図
    2. 6.2 信号の説明
      1.      11
      2.      12
      3.      13
      4.      14
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      6.      16
      7.      17
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      9.      19
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    3.     28
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  電源投入時間 (POH)
    4. 7.4  推奨動作条件
    5. 7.5  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 7.5.1 OTP eFuse プログラミングの推奨動作条件
      2. 7.5.2 ハードウェア要件
      3. 7.5.3 ハードウェア保証への影響
    6. 7.6  電源仕様
      1. 7.6.1 消費電力が最適化された 3.3V I/O トポロジ
      2. 7.6.2 BOM が最適化された 3.3V I/O トポロジ
      3. 7.6.3 消費電力が最適化された 1.8V I/O トポロジ
      4. 7.6.4 BOM が最適化された 1.8V I/O トポロジ
      5. 7.6.5 システム トポロジ
        1. 7.6.5.1 電源トポロジ
          1. 7.6.5.1.1 BOM 最適化モード
          2. 7.6.5.1.2 消費電力最適化モード
      6. 7.6.6 BOM 最適化トポロジのための内部 LDO 出力デカップリング コンデンサおよびレイアウト条件
        1. 7.6.6.1 単一コンデンサ レール
          1. 7.6.6.1.1 1.2V デジタル LDO
        2. 7.6.6.2 2 コンデンサ レール
          1. 7.6.6.2.1 1.2V RF LDO
          2. 7.6.6.2.2 1.2V SRAM LDO
          3. 7.6.6.2.3 1.0V RF LDO
      7. 7.6.7 ノイズおよびリップルの仕様
    7. 7.7  パワー セーブ モード
      1. 7.7.1 標準消費電力の値
    8. 7.8  電圧レールごとのピーク電流要件
    9. 7.9  RF 仕様
    10. 7.10 サポート対象 DFE 機能
    11. 7.11 CPU の仕様
    12. 7.12 熱抵抗特性
    13. 7.13 タイミングおよびスイッチング特性
      1. 7.13.1  電源シーケンスおよびリセット タイミング
      2. 7.13.2  同期フレーム トリガ
      3. 7.13.3  入力クロックおよび発振器
        1. 7.13.3.1 クロック仕様
      4. 7.13.4  マルチチャネル バッファ付き / 標準シリアル ペリフェラル インターフェイス (McSPI)
        1. 7.13.4.1 McSPI の特長
        2. 7.13.4.2 SPI のタイミング条件
        3. 7.13.4.3 SPI - コントローラ モード
          1. 7.13.4.3.1 SPI - コントローラ モードのタイミングおよびスイッチング要件
          2. 7.13.4.3.2 SPI 出力タイミングのタイミングおよびスイッチング特性 - コントローラ モード
        4. 7.13.4.4 SPI - ペリフェラル モード
          1. 7.13.4.4.1 SPI のタイミングおよびスイッチング要件 - ペリフェラル モード
          2. 7.13.4.4.2 SPI 出力タイミングのタイミングおよびスイッチング特性 - セカンダリ モード
      5. 7.13.5  RDIF インターフェイスの構成
        1. 7.13.5.1 RDIF インターフェイスのタイミング
        2. 7.13.5.2 RDIF データ形式
      6. 7.13.6  汎用入出力 (General-Purpose Input/Output)
        1. 7.13.6.1 出力タイミングと負荷容量 (CL) のスイッチング特性
      7. 7.13.7  CAN-FD (Controller Area Network - Flexible Data-rate)
        1. 7.13.7.1 CANx TX および RX ピンの動的特性
      8. 7.13.8  シリアル通信インターフェイス (SCI)
        1. 7.13.8.1 SCI のタイミング要件
      9. 7.13.9  I2C (Inter-Integrated Circuit Interface)
        1. 7.13.9.1 I2C のタイミング要件
      10. 7.13.10 クワッド シリアル ペリフェラル インターフェイス (QSPI)
        1. 7.13.10.1 QSPI のタイミング条件
        2. 7.13.10.2 QSPI 入力 (読み取り) タイミングのタイミング要件
        3. 7.13.10.3 QSPI スイッチング特性
      11. 7.13.11 JTAG インターフェイス
        1. 7.13.11.1 JTAG のタイミング条件
        2. 7.13.11.2 IEEE 1149.1 JTAG のタイミング要件
        3. 7.13.11.3 IEEE 1149.1 JTAG の推奨動作条件に対するスイッチング特性
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 サブシステム
      1. 8.3.1 RF およびアナログ サブシステム
      2. 8.3.2 クロック サブシステム
      3. 8.3.3 送信サブシステム
      4. 8.3.4 受信サブシステム
      5. 8.3.5 プロセッサ サブシステム
      6. 8.3.6 ホスト インターフェイス
      7. 8.3.7 アプリケーション サブシステム Cortex-M4F
      8. 8.3.8 ハードウェア アクセラレータ (HWA1.2) の特長
        1. 8.3.8.1 ハードウェア アクセラレータ機能 HWA1.1 と HWA1.2 の違い
    4. 8.4 その他のサブシステム
      1. 8.4.1 ユーザー アプリケーション向け GPADC チャネル (サービス)
      2. 8.4.2 GPADC のパラメータ
    5. 8.5 メモリ パーティションの選択
    6. 8.6 ブート モード
  10. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 アプリケーション情報
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイスの命名規則
    2. 10.2 ツールとソフトウェア
    3. 10.3 ドキュメントのサポート
    4. 10.4 サポート リソース
    5. 10.5 商標
    6. 10.6 静電放電に関する注意事項
    7. 10.7 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
  • YFF|111
サーマルパッド・メカニカル・データ
発注情報

7.5.1 OTP eFuse プログラミングの推奨動作条件

パラメータ 説明 最小値 公称値 最大値 単位
VPP 通常動作時の eFuse ROM ドメインの電源電圧範囲 NC (2)
OTP プログラミング時の eFuse ROM ドメインの電源電圧範囲 (1) 1.65 1.7 1.75 V
VPP 電源の持続時間 VPP 電圧が推奨時間を超えて供給された場合、信頼性の問題が発生する可能性があります。 24 時間帯
I(VPP) 50 mA
(1) 通常動作中は、VPP に電圧を印加しないでください。これは通常、VPP 端子に接続されている外部レギュレータを無効にすることで実現できます。
(2) NC：接続なし

注: パワーアップ シーケンス：VPP は、最後 (つまりその他のすべてのレールを立ち上げた後) に立ち上げる必要があります。