JAJSB70C July   2000  – October 2018 LF198-N , LF298 , LF398-N

PRODUCTION DATA.  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
    1.     Device Images
      1.      代表的な接続
      2.      アクイジション時間
  4. 4 改訂履歴
  5. 5 概要（続き）
  6. 6 Pin Configuration and Functions
    1.     Pin Functions
  7. 7 Specifications
    1. 7.1 Absolute Maximum Ratings
    2. 7.2 Recommended Operating Conditions
    3. 7.3 Thermal Information
    4. 7.4 Electrical Characteristics, LF198-N and LF298
    5. 7.5 Electrical Characteristics, LF198A-N
    6. 7.6 Electrical Characteristics, LF398-N
    7. 7.7 Electrical Characteristics, LF398A-N (OBSOLETE)
    8. 7.8 Typical Characteristics
  8. 8 Parameter Measurement Information
    1. 8.1 TTL and CMOS 3 V ≤ VLOGIC (Hi State) ≤ 7 V
    2. 8.2 CMOS 7 V ≤ VLOGIC (Hi State) ≤ 15 V
    3. 8.3 Operational Amplifier Drive
  9. 9 Detailed Description
    1. 9.1 Overview
    2. 9.2 Functional Block Diagram
    3. 9.3 Feature Description
    4. 9.4 Device Functional Modes
  10. 10Application and Implementation
    1. 10.1 Application Information
      1. 10.1.1 Hold Capacitor
      2. 10.1.2 DC and AC Zeroing
      3. 10.1.3 Logic Rise Time
      4. 10.1.4 Sampling Dynamic Signals
      5. 10.1.5 Digital Feedthrough
    2. 10.2 Typical Applications
      1. 10.2.1  X1000 Sample and Hold
        1. 10.2.1.1 Design Requirements
        2. 10.2.1.2 Detailed Design Procedure
        3. 10.2.1.3 Application Curves
      2. 10.2.2  Sample and Difference Circuit
      3. 10.2.3  Ramp Generator With Variable Reset Level
      4. 10.2.4  Integrator With Programmable Reset Level
      5. 10.2.5  Output Holds at Average of Sampled Input
      6. 10.2.6  Increased Slew Current
      7. 10.2.7  Reset Stabilized Amplifier
      8. 10.2.8  Fast Acquisition, Low Droop Sample and Hold
      9. 10.2.9  Synchronous Correlator for Recovering Signals Below Noise Level
      10. 10.2.10 2-Channel Switch
      11. 10.2.11 DC and AC Zeroing
      12. 10.2.12 Staircase Generator
      13. 10.2.13 Differential Hold
      14. 10.2.14 Capacitor Hysteresis Compensation
  11. 11Power Supply Recommendations
  12. 12Layout
    1. 12.1 Layout Guidelines
    2. 12.2 Layout Example
  13. 13デバイスおよびドキュメントのサポート
    1. 13.1 デバイス・サポート
      1. 13.1.1 デバイスの項目表記
    2. 13.2 関連リンク
    3. 13.3 コミュニティ・リソース
    4. 13.4 商標
    5. 13.5 静電気放電に関する注意事項
    6. 13.6 Glossary
  14. 14メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

13.1.1 デバイスの項目表記

  • ホールド・ステップ: 定常(DC)アナログ入力電圧によりサンプル・モードからホールド・モードへ切り替わるときの、サンプル・アンド・ホールド出力の電圧ステップ。論理スイングは5Vです。
  • アクイジション時間: 10Vの出力ステップで新しいアナログ入力電圧を取得するために必要な時間。アクイジション時間は出力のセトリングに必要な時間だけではなく、ホールド・モードに切り替わったとき出力が正しい値となるよう、すべての内部ノードがセトリングするために必要な時間も含まれます。
  • ゲイン誤差: サンプル・モードでの、出力電圧スイングと入力電圧スイングの比率で、パーセントの差分で表されます。
  • ホールド・セトリング時間:ホールド論理コマンド後、出力が最終値の1mV以内にセトリングするため必要な時間。
  • 動的サンプリング誤差: ホールド・コマンドが与えられたとき、アナログ入力の変化により、ホールドされている出力に発生する誤差。与えられたホールド・コンデンサの値と入力スルー・レートに対して、誤差はmVで表されます。この誤差項は、長いサンプリング時間についても発生します。
  • アパーチャ時間: ホールドされている出力に入力アナログ遷移が影響を及ぼさないよう、ホールド・コマンドと入力アナログ遷移との間に必要な遅延時間。