JAJSGK5A November 2018 – March 2021 LM3880-Q1
PRODUCTION DATA
7.3.2 不完全なシーケンス動作
電源オン・シーケンス全体にわたってイネーブル信号が High に維持された場合、本デバイスは標準タイミング図に示すように動作します。しかし、電源オン・シーケンスが完了する前にイネーブル信号がデアサートされた場合、本デバイスは制御されたシャットダウンを開始します。これによりシステムは、制御されたパワー・サイクルを実行でき、ラッチ状態の発生を防止できます。この状態は、タイマ 1 の完了後、かつ電源オン・シーケンス全体の完了前にイネーブル・ピンがデアサートされた場合のみ発生します。
その場合、EN ピンの立ち下がりエッジで現在のタイマがリセットされ、電源オフ・シーケンスの開始前に、残りの電源オン・サイクルを完了できます。電源オフ・シーケンスは、最後の電源オン・フラグから約 120ms 後に開始されます。これによって、システム全体がシャットダウンする前に、システムの出力電圧が安定します。この動作を#SNVS45119886 に示します。
図 7-3 不完全な電源オン・シーケンスイネーブル信号がデアサートされると、本デバイスは電源オフ・シーケンスを開始します。電源オフ・シーケンスの完了前にイネーブル信号が High になった場合、本デバイスは電源オンを開始する前に、電源オフ・シーケンスを確実に完了させます。このように、システムの部分的な電源オフまたはオンが行われないようにすることで、FPGA やマイクロプロセッサなどでのラッチアップ動作を防止できます。この状態は、タイマ 1 の完了後、かつ電源オフ・シーケンス全体の完了前にイネーブル・ピンが High になった場合のみ発生します。
その場合、イネーブル・ピンの立ち上がりエッジで現在のタイマがリセットされ、電源オン・シーケンスを開始する前に、残りの電源オフ・サイクルを完了できます。電源オン・シーケンスは、最後の電源オフ・フラグから約 120ms 後に開始されます。これにより、システムは電源オンの前に完全にシャットダウンできます。この動作を#SNVS4513273 に示します。
図 7-4 不完全な電源オフ・シーケンスすべての内部タイマは、温度係数が非常に小さいマスタ・クロックから生成されます。これにより、温度範囲全体にわたって厳密な精度を維持し、各タイマ間の比率も一定に保たれます。タイマ 1 および 4 には、EPROM のリフレッシュに起因して約 400μs のわずかな追加遅延が存在します。このリフレッシュ時間はプログラムされた遅延時間に加算されますが、タイマ遅延が最短の場合以外はほとんど無視できます。