JAJSND3C December   2024  – January 2026 LM5125-Q1

PRODUCTION DATA  

  1.   1
  2. 特長
  3. アプリケーション
  4. 説明
  5. ピン構成および機能
  6. 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 代表的特性
  7. 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  デバイス構成 (CFG0 ピン、 CFG1 ピン、CFG2 ピン)
      2. 6.3.2  デバイスおよび位相のイネーブル / ディスエーブル (UVLO/EN、EN2)
      3. 6.3.3  スイッチング周波数および同期 (SYNCIN)
      4. 6.3.4  デュアル ランダム スペクトラム拡散機能 (DRSS)
      5. 6.3.5  動作モード (バイパス、DEM、FPWM)
      6. 6.3.6  VCC レギュレータ、BIAS (BIAS ピン、VCC ピン)
      7. 6.3.7  ソフトスタート (SS ピン)
      8. 6.3.8  VOUT のプログラミング (VOUT、ATRK、DTRK)
      9. 6.3.9  保護
        1. 6.3.9.1 VOUT 過電圧保護 (OVP)
        2. 6.3.9.2 サーマル シャットダウン (TSD)
      10. 6.3.10 パワー グッド・インジケータ (PGOOD ピン)
      11. 6.3.11 勾配補償 (CSP1、CSP2、CSN1、CSN2)
      12. 6.3.12 電流センス設定とスイッチ ピーク電流制限 (CSP1、CSP2、CSN1、CSN2)
      13. 6.3.13 入力電流制限および監視 (ILIM、IMON、DLY)
      14. 6.3.14 最大デューティ サイクルと最小の制御可能なオン時間の制限
      15. 6.3.15 信号のグリッチ除去の概要
      16. 6.3.16 MOSFET ドライバ、内蔵ブート ダイオード、ヒカップ モードの故障保護 (LOx、HOx、HBx ピン)
    4. 6.4 デバイスの機能モード
      1. 6.4.1 シャットダウン状態
  8. アプリケーションと実装
    1. 7.1 アプリケーション情報
      1. 7.1.1 帰還補償
      2. 7.1.2 非同期アプリケーション
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
      2. 7.2.2 詳細な設計手順
        1. 7.2.2.1  合計フェーズ番号の決定
        2. 7.2.2.2  デューティ サイクルの決定
        3. 7.2.2.3  タイミング抵抗 RT
        4. 7.2.2.4  インダクタの選択 LM
        5. 7.2.2.5  電流センス抵抗 Rcs
        6. 7.2.2.6  電流センス フィルタRCSFP、RCSFN、CCS
        7. 7.2.2.7  ローサイド パワー スイッチ QL
        8. 7.2.2.8  ハイサイド パワー スイッチ QL
        9. 7.2.2.9  スナバ部品
        10. 7.2.2.10 Vout プログラミング
        11. 7.2.2.11 入力電流制限 (ILIM/IMON)
        12. 7.2.2.12 UVLO ディバイダ
        13. 7.2.2.13 ソフト スタート
        14. 7.2.2.14 CFG の設定
        15. 7.2.2.15 出力コンデンサ COUT
        16. 7.2.2.16 入力コンデンサ Cin
        17. 7.2.2.17 ブートストラップ コンデンサ
        18. 7.2.2.18 VCC コンデンサ CVCC
        19. 7.2.2.19 バイアス コンデンサ
        20. 7.2.2.20 VOUT コンデンサ
        21. 7.2.2.21 ループ補償
      3. 7.2.3 アプリケーション曲線
        1. 7.2.3.1 効率
        2. 7.2.3.2 定常状態波形
        3. 7.2.3.3 ステップ負荷応答
        4. 7.2.3.4 同期動作
        5. 7.2.3.5 AC ループ応答曲線
        6. 7.2.3.6 熱性能
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントのサポート
      1. 8.1.1 関連資料
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ(パッケージ|ピン)
サーマルパッド・メカニカル・データ
発注情報

入力電流制限および監視 (ILIM、IMON、DLY)

IMON ピンで平均 VI 入力電流を監視します。各アクティブ相の平均感知電流を合計して、IMON ピンにソース電流を生成します。これは、抵抗 RIMON によって電圧に変換されます。その結果として得られる電圧 VIMON式 18に従って、必要な抵抗 RIMON式 17に従って計算されます。VIMON は最大 3V にレギュレートでき、絶対最大値に達しないように自己保護機能が働いています。

式 17. RIMON= VIMON(RCS1+RCS2) ×n×IIN×GIMON+n×IOFFSET
式 18. VIMON= ((RCS1+RCS2)×n×IIN×GIMON+n×IOFFSET)×RIMON

RCS1 と RCS2 は、それぞれ位相検出抵抗です。ディスエーブル位相の場合、センス抵抗値。IIN は入力電流、GIMON は相互コンダクタンス ゲイン、n はアクティブな位相の数、IOFFSET は電気的特性表に記載されているオフセット電流です。

平均入力電流は、ILIM ピンに接続される適切な抵抗を選択することで制限します。入力電流制限がアクティブなときには、設定された平均入力電流制限に達するまで、VOUT がレギュレートされます。VOUT が VI 電圧よりも低い値にレギュレートされている場合は、電流は無制限です。DLY ピン コンデンサ CDLY は、平均入力電流制限をアクティブおよび非アクティブにするための追加の遅延時間 tDLY を追加します (図 6-18を参照)。ILIM ピンの電圧がスレッショルド VILIM (標準値 1V) に達すると、ソース電流 IDLY がアクティブになり、DLY ピンのコンデンサ CDLY を充電します。DLY ピンの電圧 VDLYは、VDLY_peak_rise に達するまで上昇し、それによって平均入力電流制限がアクティブになります。ILIM ピンの電圧は VILIM に調整され、入力電流は RILIM で設定された平均入力電流制限まで低下するため、VOUT の電圧降下が生じます。平均電流制限レギュレーションを終了するには、出力負荷が低下する必要があります。これにより、VOUT が上昇し、VILIM が VILIM_reset (標準値 0.88V) を下回ります。VILIM_reset はシンク電流 IDLY を有効にして、DLY ピン コンデンサ CDLY を放電します。VDLY が VDLY_peak_fall に達すると、平均入力電流制限が無効化され、DLY ピンは VDLY_valley まで放電されます。必要な抵抗 RILIM は、式 19に従って計算されます。

式 19. RILIM= 1V(RCS1+RCS2)×n×IIN_LIM×GIMON+n×IOFFSET
式 20. tDLY= 2.6 ×CDLY5×10-6
式 21. CDLY=tDLY×5×10-62.6
LM5125-Q1 平均電流制限図 6-18 平均電流制限

DLY ピンに接続されたコンデンサによって一定の遅延が付加されますが、RILIM 抵抗と並列に RC タンクを ILIM/IMON ピンへ追加することで VOUT 負荷に依存した遅延をさらに付加することができます。RC タンク抵抗 RC_IMON は、式 74 に、コンデンサ CIMON式 73 に従って算出します。

式 22. R C _ I M O N = 1 2 0 π × C I M O N
式 23. C I M O N = t d e l a y R I M O N × l n R I M O N × I M O N - V I M O N _ 0 A R I M O N × I M O N - V I L I M