JAJSND3C December   2024  – January 2026 LM5125-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  デバイス構成 (CFG0 ピン、 CFG1 ピン、CFG2 ピン)
      2. 6.3.2  デバイスおよび位相のイネーブル / ディスエーブル (UVLO/EN、EN2)
      3. 6.3.3  スイッチング周波数および同期 (SYNCIN)
      4. 6.3.4  デュアル ランダム スペクトラム拡散機能 (DRSS)
      5. 6.3.5  動作モード (バイパス、DEM、FPWM)
      6. 6.3.6  VCC レギュレータ、BIAS (BIAS ピン、VCC ピン)
      7. 6.3.7  ソフトスタート (SS ピン)
      8. 6.3.8  VOUT のプログラミング (VOUT、ATRK、DTRK)
      9. 6.3.9  保護
        1. 6.3.9.1 VOUT 過電圧保護 (OVP)
        2. 6.3.9.2 サーマル シャットダウン (TSD)
      10. 6.3.10 パワー グッド･インジケータ (PGOOD ピン)
      11. 6.3.11 勾配補償 (CSP1、CSP2、CSN1、CSN2)
      12. 6.3.12 電流センス設定とスイッチ ピーク電流制限 (CSP1、CSP2、CSN1、CSN2)
      13. 6.3.13 入力電流制限および監視 (ILIM、IMON、DLY)
      14. 6.3.14 最大デューティ サイクルと最小の制御可能なオン時間の制限
      15. 6.3.15 信号のグリッチ除去の概要
      16. 6.3.16 MOSFET ドライバ、内蔵ブート ダイオード、ヒカップ モードの故障保護 (LOx、HOx、HBx ピン)
    4. 6.4 デバイスの機能モード
      1. 6.4.1 シャットダウン状態
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
      1. 7.1.1 帰還補償
      2. 7.1.2 非同期アプリケーション
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
      2. 7.2.2 詳細な設計手順
        1. 7.2.2.1  合計フェーズ番号の決定
        2. 7.2.2.2  デューティ サイクルの決定
        3. 7.2.2.3  タイミング抵抗 RT
        4. 7.2.2.4  インダクタの選択 LM
        5. 7.2.2.5  電流センス抵抗 Rcs
        6. 7.2.2.6  電流センス フィルタRCSFP、RCSFN、CCS
        7. 7.2.2.7  ローサイド パワー スイッチ QL
        8. 7.2.2.8  ハイサイド パワー スイッチ QL
        9. 7.2.2.9  スナバ部品
        10. 7.2.2.10 Vout プログラミング
        11. 7.2.2.11 入力電流制限 (ILIM/IMON)
        12. 7.2.2.12 UVLO ディバイダ
        13. 7.2.2.13 ソフト スタート
        14. 7.2.2.14 CFG の設定
        15. 7.2.2.15 出力コンデンサ COUT
        16. 7.2.2.16 入力コンデンサ Cin
        17. 7.2.2.17 ブートストラップ コンデンサ
        18. 7.2.2.18 VCC コンデンサ CVCC
        19. 7.2.2.19 バイアス コンデンサ
        20. 7.2.2.20 VOUT コンデンサ
        21. 7.2.2.21 ループ補償
      3. 7.2.3 アプリケーション曲線
        1. 7.2.3.1 効率
        2. 7.2.3.2 定常状態波形
        3. 7.2.3.3 ステップ負荷応答
        4. 7.2.3.4 同期動作
        5. 7.2.3.5 AC ループ応答曲線
        6. 7.2.3.6 熱性能
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントのサポート
      1. 8.1.1 関連資料
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

6.3.1 デバイス構成 (CFG0 ピン、CFG1 ピン、CFG2 ピン)

CFG ピンは、最小デッド タイム (LM5125-Q1) および ATRK/DTRK ピンの 20μA 電流を定義します。表 6-1に示すレベルは、仕様セクションに指定された抵抗によって選択されます。VOUT に抵抗をプログラムすると、20μA の ATRK ピン電流がオンになり、電圧トラッキングのために ATRK ピンの電流がオフになります。

表 6-1 CFG0 ピンの設定
レベル デッド タイム [ns] 20μA ATRK 電流
1 14 オン
2 30 オン
3 50 オン
4 75 オン
5 100 オン
6 125 オン
7 150 オン
8 200 オン
9 14 オフ
10 30 オフ
11 50 オフ
12 75 オフ
13 100 オフ
14 125 オフ
15 150 オフ
16 200 オフ

CFG1 ピンの設定により、VOUT 過電圧保護レベル、クロック ディザリング、120% の入力電流制限保護 (ICL_latch) 動作、パワー グッド ピンの動作が定義されます。

OVP ビット 0： OVP ビット 1 および 0 は、VOUT 過電圧保護レベルを設定します。[00] = 64V、[01] = 50V、[10] = 35V、または [11] = 28.5V。
クロック ディザリング： デュアル ランダム スペクトラム拡散 (DRSS) クロック ディザリングをイネーブル、またはクロック ディザリングをディスエーブルします。
ICL_latch： ICL_latch がイネーブルで、ピーク電流制限を 20% 超えると、デバイスはシャットダウン状態に移行します (ターンオフしてラッチされます)。ICL_latch がディスエーブルの場合、デバイスはアクティブのままで、ピーク電流制限時にインダクタ電流を制限しようとします。
PGOODOVP_enable： PGOODOVP_enable がイネーブルのとき、PGOOD ピンは VOUT が OVP (過電圧保護) を上回るか UV (低電圧) スレッショルドを下回ると Low になります。PGOODOVP_enable がディスエーブルの場合、PGOOD ピンは VOUT が UV (低電圧) スレッショルドを下回ったときのみ Low になります。
表 6-2 過電圧保護レベルの選択
OVP レベル OVP ビット 1 OVP ビット 0
64V 0 0
50V 0 1
35V 1 0
28.5V 1 1
表 6-3 CFG1 ピン設定
レベル OVP ビット 0 クロック ディザリング モード ICL_latch PGOODOVP_enable
1 0 有効 (DRSS) ディセーブル ディセーブル
2 1 有効 (DRSS) ディセーブル ディセーブル
3 0 有効 (DRSS) ディセーブル 有効
4 1 有効 (DRSS) ディセーブル 有効
5 0 有効 (DRSS) 有効 ディセーブル
6 1 有効 (DRSS) 有効 ディセーブル
7 0 有効 (DRSS) 有効 有効
8 1 有効 (DRSS) 有効 有効
9 0 ディセーブル ディセーブル ディセーブル
10 1 ディセーブル ディセーブル ディセーブル
11 0 ディセーブル ディセーブル 有効
12 1 ディセーブル ディセーブル 有効
13 0 ディセーブル 有効 ディセーブル
14 1 ディセーブル 有効 ディセーブル
15 0 ディセーブル 有効 有効
16 1 ディセーブル 有効 有効

CFG2 ピンは、VOUT 過電圧保護レベル、およびデバイスが内部クロック ジェネレータと SYNCIN ピンに印加される外部クロックのどちらを使用するかを定義します。クロック同期中、クロック ディザー機能は無効化されます。

OVP ビット 1： OVP ビット 1 および 0 は、VOUT 過電圧保護レベルを設定します。[00] = 64V、[01] = 50V、[10] = 35V、または [11] = 28.5V。
内部クロック： デバイスは内部クロックを使用します。
外部クロック： デバイスは内部クロックを使用してスタンド アロンで使用され、外部クロックが印加されていれば、その外部クロックに同期します。
SYNCIN： SYNCIN ピンのクロック同期機能がアクティブ (オン) か無効 (オフ) かを定義します。本デバイスは、SYNCIN がアクティブのとき、SYNCIN ピンに印加された外部クロックとのみ同期します。
クロック ディザリング： 内部発振器を使用する場合、CFG1 ピンの設定クロック ディザリング モードに応じてクロック ディザリングを設定します。外部クロックが選択されている場合、CFG1 ピンの設定を無視して、クロック ディザリング機能は無効化されます。
表 6-4 CFG2 ピン設定
レベル OVP ビット 1 クロック SYNCIN クロック ディザリング
1 0 内部 オフ CFG1 ピン
2 1 内部 オフ CFG1 ピン
3 0 内部 オフ CFG1 ピン
4 1 外部 オン ディセーブル
≧ 5 0 外部 オン ディセーブル