JAJSND3C December   2024  – January 2026 LM5125-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  デバイス構成 (CFG0 ピン、 CFG1 ピン、CFG2 ピン)
      2. 6.3.2  デバイスおよび位相のイネーブル / ディスエーブル (UVLO/EN、EN2)
      3. 6.3.3  スイッチング周波数および同期 (SYNCIN)
      4. 6.3.4  デュアル ランダム スペクトラム拡散機能 (DRSS)
      5. 6.3.5  動作モード (バイパス、DEM、FPWM)
      6. 6.3.6  VCC レギュレータ、BIAS (BIAS ピン、VCC ピン)
      7. 6.3.7  ソフトスタート (SS ピン)
      8. 6.3.8  VOUT のプログラミング (VOUT、ATRK、DTRK)
      9. 6.3.9  保護
        1. 6.3.9.1 VOUT 過電圧保護 (OVP)
        2. 6.3.9.2 サーマル シャットダウン (TSD)
      10. 6.3.10 パワー グッド･インジケータ (PGOOD ピン)
      11. 6.3.11 勾配補償 (CSP1、CSP2、CSN1、CSN2)
      12. 6.3.12 電流センス設定とスイッチ ピーク電流制限 (CSP1、CSP2、CSN1、CSN2)
      13. 6.3.13 入力電流制限および監視 (ILIM、IMON、DLY)
      14. 6.3.14 最大デューティ サイクルと最小の制御可能なオン時間の制限
      15. 6.3.15 信号のグリッチ除去の概要
      16. 6.3.16 MOSFET ドライバ、内蔵ブート ダイオード、ヒカップ モードの故障保護 (LOx、HOx、HBx ピン)
    4. 6.4 デバイスの機能モード
      1. 6.4.1 シャットダウン状態
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
      1. 7.1.1 帰還補償
      2. 7.1.2 非同期アプリケーション
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
      2. 7.2.2 詳細な設計手順
        1. 7.2.2.1  合計フェーズ番号の決定
        2. 7.2.2.2  デューティ サイクルの決定
        3. 7.2.2.3  タイミング抵抗 RT
        4. 7.2.2.4  インダクタの選択 LM
        5. 7.2.2.5  電流センス抵抗 Rcs
        6. 7.2.2.6  電流センス フィルタRCSFP、RCSFN、CCS
        7. 7.2.2.7  ローサイド パワー スイッチ QL
        8. 7.2.2.8  ハイサイド パワー スイッチ QL
        9. 7.2.2.9  スナバ部品
        10. 7.2.2.10 Vout プログラミング
        11. 7.2.2.11 入力電流制限 (ILIM/IMON)
        12. 7.2.2.12 UVLO ディバイダ
        13. 7.2.2.13 ソフト スタート
        14. 7.2.2.14 CFG の設定
        15. 7.2.2.15 出力コンデンサ COUT
        16. 7.2.2.16 入力コンデンサ Cin
        17. 7.2.2.17 ブートストラップ コンデンサ
        18. 7.2.2.18 VCC コンデンサ CVCC
        19. 7.2.2.19 バイアス コンデンサ
        20. 7.2.2.20 VOUT コンデンサ
        21. 7.2.2.21 ループ補償
      3. 7.2.3 アプリケーション曲線
        1. 7.2.3.1 効率
        2. 7.2.3.2 定常状態波形
        3. 7.2.3.3 ステップ負荷応答
        4. 7.2.3.4 同期動作
        5. 7.2.3.5 AC ループ応答曲線
        6. 7.2.3.6 熱性能
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントのサポート
      1. 8.1.1 関連資料
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

6.1 概要

LM5125-Q1 は、入力範囲の広い 2 相昇圧コントローラです。本デバイスは入力電圧が、調整された出力電圧よりも高等しい、または低い場合に、レギュレートされた出力電圧を供給します。抵抗・デジタル間 (R2D) インターフェイスにより、のデバイス機能を簡単かつ確実に選択できます。

動作モードの DEM (ダイオード エミュレーション モード) と FPWM (強制パルス幅変調) は、動作中にオンザフライでピン選択できます。ピーク電流モード制御は、RT ピンで設定される固定スイッチング周波数で動作します。デュアル ランダム スペクトラム拡散動作を起動することにより、設計プロセスのどの時点でも EMI の低減を実現できます。

内蔵の平均電流モニタは、入力電流の監視や制限に役立ちます。動作中に出力電圧を動的に調整可能です (動的な電圧スケーリングとエンベロープ追跡)。VOUT は ATRK/DTRK ピンのアナログ基準電圧を変更するか、ATRK/DTRK ピンの PWM 入力信号を使用して調整できます。

内蔵の広入力 LDO は、さまざまな入力および出力電圧状況下で、デバイス機能に対して確実に電源供給します。高い駆動能力と、自動およびヘッドルームによる電圧選択 (VBIAS または VOUT) により、電力損失は最小限に抑えられます。個別のバイアス ピンを VI、VOUT、出力、または外部電源に接続して、デバイス内の電力損失をさらに減らすことができます。未定義のエラー処理を避けるため、常に内部電源電圧が監視されます。

このデバイスは、ハーフ ブリッジ N チャネル MOSFET ドライバを内蔵しています。ゲート ドライバ回路は、多様な MOSFET を駆動できる高い駆動能力を備えています。このゲート ドライバには、高電圧、低ドロップアウトのブートストラップ ダイオードが内蔵されています。内部ブートストラップ回路には、負のスパイクによって注入される過電圧に対するの保護機能と、低電圧誤動作防止保護機能があるため、外部パワー FET のリニア動作を防止されます。内蔵チャージ ポンプにより、バイパス モードで 100% のデューティ サイクル動作が可能になります。

内蔵の保護機能により、さまざまな故障状況で安全な動作が実現します。ブラウンアウト状態を回避するため、VI 低電圧誤動作防止保護機能があります。入力 UVLO スレッショルドとヒステリシスは外部の帰還デバイダにより構成されるため、さまざまな設計でブラウンアウトは回避されます。このデバイスには、出力過電圧保護機能も搭載されています。選択可能なヒカップ過電流保護により、内部的なサイクル単位のピーク電流保護機能を使用して、過剰な短絡電流を防止します。デバイスにはサーマル シャットダウンが内蔵されているため、内部 VCC レギュレータの過負荷状態により生じる、熱による損傷から保護されます。すべての出力関連の故障イベントは監視され、オープン ドレイン PGOOD ピンで通知されます。