JAJSV63B August   2024  – August 2025 LM5137-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 関連製品
  6. 5 ピン構成および機能
    1. 5.1 ウェッタブル フランク
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  入力電圧範囲 (VIN)
      2. 7.3.2  バイアス電源レギュレータ (VCC、BIAS1/VOUT1、VDDA)
      3. 7.3.3  高精度イネーブル (EN1、EN2)
      4. 7.3.4  スイッチング周波数 (RT)
      5. 7.3.5  パルス周波数変調および同期 (PFM/SYNC)
      6. 7.3.6  同期出力 (SYNCOUT)
      7. 7.3.7  デュアル ランダム スペクトラム拡散機能 (DRSS)
      8. 7.3.8  構成可能なソフトスタート (RSS)
      9. 7.3.9  出力電圧の設定ポイント (FB1、FB2)
      10. 7.3.10 エラー アンプと PWM コンパレータ (FB1、FB2、COMP1、COMP2)
        1. 7.3.10.1 スロープ補償
      11. 7.3.11 インダクタ電流センス (ISNS1+、BIAS1/VOUT1、ISNS2+、VOUT2)
        1. 7.3.11.1 シャント電流センシング
        2. 7.3.11.2 インダクタ DCR 電流センシング
      12. 7.3.12 制御可能な最小オン時間
      13. 7.3.13 100%デューティ サイクル能力
      14. 7.3.14 MOSFET ゲートドライバ (HO1、HO2、LO1、LO2)
      15. 7.3.15 出力構成 (CNFG)
        1. 7.3.15.1 独立したデュアル出力動作
        2. 7.3.15.2 単一出力インターリーブ動作
        3. 7.3.15.3 単一出力多相動作
    4. 7.4 デバイスの機能モード
      1. 7.4.1 スリープ モード
      2. 7.4.2 PFM モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 パワートレイン コンポーネント
        1. 8.1.1.1 パワー MOSFET
        2. 8.1.1.2 降圧インダクタ
        3. 8.1.1.3 出力コンデンサ
        4. 8.1.1.4 入力コンデンサ
        5. 8.1.1.5 EMI フィルタ
      2. 8.1.2 エラー アンプと補償
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 デザイン 1 - 12V 車載バッテリ アプリケーション向けのデュアル 5V および 3.3V、20A 降圧レギュレータ
        1. 8.2.1.1 設計要件
        2. 8.2.1.2 詳細な設計手順
          1. 8.2.1.2.1 WEBENCH® ツールによるカスタム設計
          2. 8.2.1.2.2 Excel クイックスタート ツールによるカスタム設計
          3. 8.2.1.2.3 インダクタの計算
          4. 8.2.1.2.4 シャント抵抗
          5. 8.2.1.2.5 セラミック出力コンデンサ
          6. 8.2.1.2.6 セラミック入力コンデンサ
          7. 8.2.1.2.7 帰還抵抗抵抗
          8. 8.2.1.2.8 入力電圧 UVLO 抵抗
          9. 8.2.1.2.9 補償部品
        3. 8.2.1.3 アプリケーション曲線
      2. 8.2.2 デザイン 2 - 車載用 ADAS アプリケーション向け 2 相、単一出力、同期整流降圧レギュレータ
        1. 8.2.2.1 設計要件
        2. 8.2.2.2 詳細な設計手順
      3. 8.2.3 デザイン 3 - 12V、20A、400kHz、2 相降圧レギュレータ、48V 車載アプリケーション用
        1. 8.2.3.1 設計要件
        2. 8.2.3.2 詳細な設計手順
        3. 8.2.3.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
        1. 8.4.1.1 出力段レイアウト
        2. 8.4.1.2 ゲートドライブレイアウト
        3. 8.4.1.3 PWM コントローラのレイアウト
        4. 8.4.1.4 熱設計およびレイアウト
        5. 8.4.1.5 グランド プレーン設計
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
      1. 9.1.1 サード・パーティ製品に関する免責事項
      2. 9.1.2 開発サポート
        1. 9.1.2.1 WEBENCH® ツールによるカスタム設計
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
        1. 9.2.1.1 低 EMI 設計リソース
        2. 9.2.1.2 熱設計についてのリソース
        3. 9.2.1.3 PCB レイアウトについてのリソース
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.4.2 レイアウト例

LM25137F-Q1-EVM5D3 の設計に基づき、図 8-30 にデュアル出力同期整流降圧レギュレータの片面のレイアウトを示します。この設計では、電力ループのグランドリターンパスとして PCB のレイヤ 2 を最上層の真下に使用することで、約 2mm² の小さな面積のスイッチング電力ループを作成しています。電源ループの寄生インダクタンスを最小化するため、このループ面積はできるだけ小さくする必要があります。その結果、スイッチノード電圧のオーバーシュートとリンギングが低減されます (したがって、全体的な EMI シグネチャの改善)。『LM25137F-Q1-EVM5D3 評価基板』および『LM5137F-Q1-EVM12V 評価基板 EVM』ユーザー ガイドも参照してください。

LM5137-Q1 PCB の最上層図 8-30 PCB の最上層

図 8-31 に示すように、高周波数電力ループ電流は、MOSFET の Q3 と Q4 から 2 層の電力グランドプレーンを通過し、0603 セラミックコンデンサ C30 から C33 を通って VIN に戻ります。垂直ループ構成で逆方向に流れる電流により、フィールドの自己キャンセルが可能となり、寄生ループインダクタンスは低減されます。図 8-32 に、マルチレイヤ PCB 構造で低プロファイル、自己キャンセル ループを作成する考え方を表す側面図を示します。図 8-31 に示す 2 層の GND プレーン層により、MOSFET の真下に Q4 ソース端子への密結合電流のリターン パスが作られます。

小型サイズの 0603 ケースに入った 4 つの 10nF 入力コンデンサは、各ハイサイド MOSFET のドレインの近くに並列に配置します。取付面積の小さなコンデンサの低 ESL と高自己共振周波数 (SRF) は、優れた高周波性能を実現します。これらのコンデンサの負端子は、直径 12mil (0.3mm)(1mil は 1/1000 インチ) の複数のビアで 2 層の GND プレーンに接続され、寄生インダクタンスをさらに低減することができます。

このレイアウト例では、以下の追加ステップが使用されています。

  • パワー MOSFET からインダクタまでの SW 接続 (各チャネルごと) の銅の面積を最小限に抑えることで、静電結合と放射 EMI を低減することができます。
  • IC をパワー MOSFET の近くに配置し、ゲート ドライブ トレースを短くまっすぐに保ちます。HO と SW のパターンは差動ペアとして配線し、LO トレースをグランド プレーンの上下に配線してください。
  • アナログ部品は敏感なので、アナロググランドプレーンは IC の近くに作成します。AGND プレーンと PGND 電源グランドプレーンは、IC のダイ取り付けパッド (DAP) の 1 点に接続します。
  • 図 8-33 に示すように、VCC バイアス電流に関連する電圧オフセットを最小限に抑えるため、BIAS1/VOUT1 パターンの幅を広げます。
LM5137-Q1 出力段部品のレイアウト図 8-31 出力段部品のレイアウト
LM5137-Q1 低 L1-L2 内部層空間のある PCB のスタックアップ図 図 8-32 低 L1-L2 内部層空間のある PCB のスタックアップ図
LM5137-Q1 PCB 内層図 8-33 PCB 内層