JAJSLI0 March   2022 LM5143

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 概要 (続き)
  6. 6 デバイス比較表
  7. 7 ピン構成と機能
  8. 8 仕様
    1. 8.1 絶対最大定格
    2. 8.2 ESD 定格
    3. 8.3 推奨動作条件
    4. 8.4 熱に関する情報
    5. 8.5 電気的特性
    6. 8.6 スイッチング特性
    7. 8.7 標準的特性
  9. 9 詳細説明
    1. 9.1 概要
    2. 9.2 機能ブロック図
    3. 9.3 機能説明
      1. 9.3.1  入力電圧範囲 (VIN)
      2. 9.3.2  高電圧バイアス電源レギュレータ (VCC、VCCX、VDDA)
      3. 9.3.3  イネーブル (EN1、EN2)
      4. 9.3.4  パワー・グッド・モニタ (PG1、PG2)
      5. 9.3.5  スイッチング周波数 (RT)
      6. 9.3.6  クロック同期 (DEMB)
      7. 9.3.7  同期出力 (SYNCOUT)
      8. 9.3.8  スペクトラム拡散周波数変調 (DITH)
      9. 9.3.9  設定可能なソフトスタート (SS1、SS2)
      10. 9.3.10 出力電圧の設定ポイント (FB1、FB2)
      11. 9.3.11 最小制御可能オン時間
      12. 9.3.12 エラー・アンプと PWM コンパレータ (FB1、FB2、COMP1、COMP2)
      13. 9.3.13 スロープ補償
      14. 9.3.14 インダクタ電流センス (CS1、VOUT1、CS2、VOUT2)
        1. 9.3.14.1 シャント電流センシング
        2. 9.3.14.2 インダクタ DCR 電流センシング
      15. 9.3.15 ヒカップ・モード電流制限 (RES)
      16. 9.3.16 ハイサイドおよびローサイド・ゲート・ドライバ (HO1/2、LO1/2、HOL1/2、LOL1/2)
      17. 9.3.17 出力構成 (MODE、FB2)
        1. 9.3.17.1 独立したデュアル出力動作
        2. 9.3.17.2 単一出力インターリーブ動作
        3. 9.3.17.3 単一出力多相動作
    4. 9.4 デバイスの機能モード
      1. 9.4.1 スタンバイ・モード
      2. 9.4.2 ダイオード・エミュレーション・モード
      3. 9.4.3 サーマル・シャットダウン
  10. 10アプリケーションと実装
    1. 10.1 アプリケーション情報
      1. 10.1.1 パワートレイン・コンポーネント
        1. 10.1.1.1 降圧インダクタ
        2. 10.1.1.2 出力コンデンサ
        3. 10.1.1.3 入力コンデンサ
        4. 10.1.1.4 パワー MOSFET
        5. 10.1.1.5 EMI フィルタ
      2. 10.1.2 エラー・アンプと補償
    2. 10.2 代表的なアプリケーション
      1. 10.2.1 設計 1 演算アプリケーション向け 5V および 3.3V デュアル出力降圧レギュレータ
        1. 10.2.1.1 設計要件
        2. 10.2.1.2 詳細な設計手順
          1. 10.2.1.2.1 WEBENCH® ツールによるカスタム設計
          2. 10.2.1.2.2 Excel クイックスタート・ツールによるカスタム設計
          3. 10.2.1.2.3 インダクタの計算
          4. 10.2.1.2.4 電流検出抵抗
          5. 10.2.1.2.5 出力コンデンサ
          6. 10.2.1.2.6 入力コンデンサ
          7. 10.2.1.2.7 補償部品
        3. 10.2.1.3 アプリケーション曲線
      2. 10.2.2 設計 2 - サーバー・アプリケーション向け 2 相、15A、2.1MHz 単一出力降圧レギュレータ
        1. 10.2.2.1 設計要件
        2. 10.2.2.2 詳細な設計手順
        3. 10.2.2.3 アプリケーション曲線
      3. 10.2.3 設計 3 - ASIC 電力アプリケーション向けの 2 相、50A、300kHz、単一出力降圧レギュレータ
        1. 10.2.3.1 設計要件
        2. 10.2.3.2 詳細な設計手順
        3. 10.2.3.3 アプリケーション曲線
  11. 11電源に関する推奨事項
  12. 12レイアウト
    1. 12.1 レイアウトのガイドライン
      1. 12.1.1 出力段レイアウト
      2. 12.1.2 ゲート・ドライブ・レイアウト
      3. 12.1.3 PWM コントローラのレイアウト
      4. 12.1.4 熱設計およびレイアウト
      5. 12.1.5 グランド・プレーン設計
    2. 12.2 レイアウト例
  13. 13デバイスおよびドキュメントのサポート
    1. 13.1 デバイスのサポート
      1. 13.1.1 サード・パーティ製品に関する免責事項
      2. 13.1.2 開発サポート
        1. 13.1.2.1 WEBENCH® ツールによるカスタム設計
    2. 13.2 ドキュメントのサポート
      1. 13.2.1 関連資料
        1. 13.2.1.1 PCB レイアウトについてのリソース
        2. 13.2.1.2 熱設計についてのリソース
    3. 13.3 ドキュメントの更新通知を受け取る方法
    4. 13.4 サポート・リソース
    5. 13.5 商標
    6. 13.6 静電気放電に関する注意事項
    7. 13.7 用語集
  14. 14メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

12.2 レイアウト例

LM5143-Q1EVM-2100 の設計に基づき、図 12-2 にデュアル出力同期整流降圧レギュレータの片面のレイアウトを示します。各出力段は GND パッドの配置に囲まれており、必要に応じて EMI シールドに接続することができます。この設計では、電力ループのリターン・パスとして PCB のレイヤ 2 を最上層の真下に使用することで、約 2mm² の小さな面積のスイッチング電力ループを作成しています。このループ面積、つまり寄生インダクタンスは、EMI だけでなくスイッチノード電圧のオーバーシュートとリンギングを最小化するために、できるだけ小さくする必要があります。詳細については、『LM5143-Q1EVM-2100 評価基板ユーザー・ガイド』を参照してください。

GUID-DEDD7472-82EB-4CDB-AE53-58CB4E7A58D4-low.gif図 12-2 PCB の最上層

図 12-3 に示すように、1 つのチャネルの高周波数電力ループ電流は、MOSFET の Q2 と Q4 から 2 層の電力グランド・プレーンを通過し、0603 セラミック・コンデンサ C16 から C19 を通って VIN に戻ります。垂直ループ構成で逆方向に流れる電流により、フィールドの自己キャンセルが可能となり、寄生インダクタンスは低減されます。図 12-4 に、マルチレイヤ PCB 構造で低プロファイル、自己キャンセル・ループを作成する考え方を表す側面図を示します。図 12-3 に示す 2 層の GND プレーン層により、MOSFET の真下に Q2 ソース端子への密結合電流のリターン・パスが作られます。

小型サイズの 0402 または 0603 ケースに入った 4 つの 10nF 入力コンデンサは、各ハイサイド MOSFET のドレインのすぐ近くに並列に配置します。取付面積の小さなコンデンサの低等価直列インダクタンス (ESL) と高自己共振周波数 (SRF) は、優れた高周波性能を実現します。これらのコンデンサの負端子は、直径 12mil (0.3mm) の複数のビアで 2 層の GND プレーンに接続され、寄生ループ・インダクタンスをさらに最小化することができます。

このレイアウト例では、以下の追加ステップが使用されています。

  • パワー MOSFET からインダクタまでの SW 接続 (各チャネルごと) の銅箔面積を最小限に抑えることで、放射 EMI を低減することができます。
  • ゲート駆動パターンが短く直接配線されるように、MOSFET のゲート端子の近くにコントローラを配置します。
  • アナログ部品は敏感なので、アナログ・グランド・プレーンはコントローラの近くに作成します。AGND のアナログ・グランド・プレーンと PGND1 と PGND2 の電力グランド・プレーンは、ダイ・アタッチ・パッド (DAP) にある IC の真下の 1 点で接続する必要があります。
GUID-EDFEA9CD-409E-4B39-ADAF-80E33ACCAA87-low.gif図 12-3 出力段部品のレイアウト
GUID-8139E6A1-58D8-4A42-932A-66216E45949A-low.gif
注: 詳細については、『最適化された出力段レイアウトによる大電流 DC/DC レギュレータのコストなしでの性能向上』アプリケーション・レポートを参照してください。
図 12-4 低 L1-L2 内部層空間のある PCB のスタックアップ図