JAJSR62A September   2023  – May 2024 LMG3522R050 , LMG3526R050

PRODUCTION DATA  

  1.   1
  2. 特長
  3. アプリケーション
  4. 概要
  5. ピン構成および機能
  6. 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 スイッチング特性
    7. 5.7 代表的特性
  7. パラメータ測定情報
    1. 6.1 スイッチング パラメータ
      1. 6.1.1 ターンオン時間
      2. 6.1.2 ターンオフ時間
      3. 6.1.3 ドレインソース間のターンオン・スルーレート
      4. 6.1.4 ゼロ電圧検出時間
    2. 6.2 安全operation領域 (SOA)
      1. 6.2.1 反復的SOA
  8. 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
      1. 7.2.1 LMG3522R050 機能ブロック図
      2. 7.2.2 LMG3526R050 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  GaN FETのoperation定義
      2. 7.3.2  ディレクティブ駆動GaNアーキテクチャ
      3. 7.3.3  ドレインソース間電圧
      4. 7.3.4  内蔵型昇降圧DC/DCコンバータ
      5. 7.3.5  VDD バイアス電源
      6. 7.3.6  補助 LDO
      7. 7.3.7  フォルト保護
        1. 7.3.7.1 過電流保護および短絡保護
        2. 7.3.7.2 過熱時のシャットダウン保護
        3. 7.3.7.3 UVLO 保護
        4. 7.3.7.4 ハイ・インピーダンスのRDRVピン保護
        5. 7.3.7.5 障害通知
      8. 7.3.8  ドライブ-強度調整
      9. 7.3.9  温度検出出力
      10. 7.3.10 最適ダイオード・モード動作
        1. 7.3.10.1 過熱シャットダウンの理想ダイオードモード
      11. 7.3.11 ゼロ電圧検出(ZVD)
    4. 7.4 スタート-アップ・シーケンス
    5. 7.5 デバイスの機能モード
  9. アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 スルーレートの選択
          1. 8.2.2.1.1 ブートストラップハイサイド電源でのスタートアップおよびスルーレート
        2. 8.2.2.2 信号レベル・シフト
        3. 8.2.2.3 昇降圧コンバータの設計
      3. 8.2.3 アプリケーション曲線
    3. 8.3 推奨事項と禁止事項
    4. 8.4 電源に関する推奨事項
      1. 8.4.1 絶縁型電源の使用
      2. 8.4.2 ブートストラップダイオードの使用
        1. 8.4.2.1 ダイオードの選択
        2. 8.4.2.2 ブートストラップ電圧の管理
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
        1. 8.5.1.1 半田接合に対する信頼
        2. 8.5.1.2 電力ループのインダクタンス
        3. 8.5.1.3 信号-グランド接続
        4. 8.5.1.4 バイパス コンデンサ
        5. 8.5.1.5 スイッチ・ノードの静電容量
        6. 8.5.1.6 シグナル インテグリティ
        7. 8.5.1.7 高電圧間隔
        8. 8.5.1.8 基板に関する推奨事項
      2. 8.5.2 レイアウト例
  10. デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 Export Control Notice
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ(パッケージ|ピン)
サーマルパッド・メカニカル・データ
発注情報

過熱シャットダウンの理想ダイオードモード

過熱シャットダウンの理想ダイオード・モード(OTSD-IDM)をLMG352xR050に実装しています。過熱シャットダウン保護で説明されているように、GaN FETが過熱したとき、理想ダイオードモードは最高のGaN FET保護を提供します。

OTSD-IDMは、GaN FETを保護している際に、電力システムの動作のすべて、一部、またはまったく影響を与えません。GaN OTSDイベントでLMG352xR050故障ピンをアサートした場合、電源システムはシャットダウンする機能を持たず、ただ動作を継続しようとするだけかもしれません。電源システムの一部は、コントローラソフトウェアのバグ、半田接合の破損、デバイスのシャットオフなどの理由で動作を停止することがあります。電源システムがシャットダウンした瞬間、電源システムはゲート駆動信号の供給を停止しますが、誘導性素子は放電中も強制的に電流を流れ続けます。

OTSD-IDMステート・マシンを図 7-6に示します。各状態には、状態ボックスの右上に状態番号が割り当てられます。

LMG3522R050 LMG3526R050 過熱シャットダウンの理想ダイオード・モード(OTSD-IDM)ステート・マシン図 7-6 過熱シャットダウンの理想ダイオード・モード(OTSD-IDM)ステート・マシン
  1. INピンで立ち下がりエッジが検出されると、LMG352xR050GaN FETは常に状態#1になります。OTSD-IDMは、OTSD-IDM状態#1でGaN FETをオフにします。OTSD-IDMは、IN立ち下がりエッジでのブランク時間が経過するまで待機しています。この時間により、反対側のFETに切り替わる時間が得られ、正のドレイン電圧が生成されます。ブランク時間が経過すると、デバイスはOTSD-IDM状態#2に移行します。
  2. OTSD-状態#2の場合、OTSD-IDMはIDM状態#1から来ている場合、IDM FETをオフの状態に維持し、OTSD-IDM状態#3から来ている場合、GaN FETをオフにします。OTSD-IDMは、OP-IDM状態#2におけるGaN FETドレイン電圧を監視しています。これは、第3象限電流が流れていることを意味する負のドレイン電圧を探しています。これは、デバイスがOTSDに移行したときの開始状態でもあります。負のGaN FETドレイン電圧が検出されると、デバイスはOTSD-IDM状態#3に移行します
  3. OTSD-IDMは、OTSD-IDM状態#3でGaN FETをオンにします。OTSD-IDMは、この状態のドレイン電流を監視します。第1象限のドレイン電流が検出されると、本デバイスはOTSD-IDM状態#2に移行します。

状態#1は、です。状態#1は、状態#2に進む前に一定の期間待機します。固定時間は、反対側スイッチがスイッチングする時間を与え、正のドレイン電圧を生成するためです。固定時間を使用して、正のドレイン電圧が生成されない場合の固着状態を防止します。

状態1は、LMG352xR050がOTSDに移行したときにコンバータがスイッチングを継続した場合に、貫通電流に対する保護に役立ちます。一方、コンバータがすでにOTSD内のLMG352xR050でスイッチングを開始した場合は、状態#1でもOTSDデバイスを強制的に進行させることで、貫通電流保護が得られます。たとえば、昇圧PFCの同期整流器は、初期入力電力アプリケーションでPFC出力コンデンサを充電するときにOTSDに移行することができます。昇圧PFC FETをスイッチングする前に同期整流FETのスイッチングが開始された場合、貫通電流イベントを回避できます。

信号が存在しない場合、ステート・マシンは、従来型の理想ダイオードモード・ステート・マシンとして、状態2と#3の間のみ移動します。これにより、電源システムがオフになったときにすべての誘導性素子が放電されます。GaN FETで発生する放電ストレスは最小限です。

OTSD-IDMステート・マシンには、反復的な貫通電流イベントに対する保護がないことに注意してください。LMG352xR050がコンバータ動作中にIN信号を失うなど、劣化事例もあります。これにより、OTSD-IDMが繰り返しシュートスルー電流イベントにさらされる可能性があります。このシナリオでは、適切なソリューションはありません。OTSD-FET IDMが貫通電流イベントを繰り返し許容しない場合、代わりにGaN FETはオフ状態の過剰な第3象限損失にさらされます。