JAJSJN4C May   2020  – November 2022 LMK04832-SP

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 Revision History
  5. 5 Pin Configuration and Functions
  6. 6 Specifications
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 Timing Diagram
    8. 6.8 代表的特性
  7. 7 Parameter Measurement Information
    1. 7.1 Charge Pump Current Specification Definitions
      1. 7.1.1 Charge Pump Output Current Magnitude Variation vs Charge Pump Output Voltage
      2. 7.1.2 Charge Pump Sink Current vs Charge Pump Output Source Current Mismatch
      3. 7.1.3 Charge Pump Output Current Magnitude Variation vs Ambient Temperature
    2. 7.2 Differential Voltage Measurement Terminology
  8. 8 Detailed Description
    1. 8.1 Overview
      1. 8.1.1 Differences Between LMK04832-SP and LMK04832
        1. 8.1.1.1 Jitter Cleaning
        2. 8.1.1.2 JEDEC JESD204B Support
      2. 8.1.2 Clock Inputs
        1. 8.1.2.1 Inputs for PLL1
        2. 8.1.2.2 Inputs for PLL2
        3. 8.1.2.3 Inputs When Using Clock Distribution Mode
      3. 8.1.3 PLL1
        1. 8.1.3.1 Frequency Holdover
        2. 8.1.3.2 External VCXO for PLL1
      4. 8.1.4 PLL2
        1. 8.1.4.1 Internal VCOs for PLL2
        2. 8.1.4.2 External VCO Mode
      5. 8.1.5 Clock Distribution
        1. 8.1.5.1 Clock Divider
        2. 8.1.5.2 High Performance Divider Bypass Mode
        3. 8.1.5.3 SYSREF Clock Divider
        4. 8.1.5.4 Device Clock Delay
        5. 8.1.5.5 Dynamic Digital Delay
        6. 8.1.5.6 SYSREF Delay: Global and Local
        7. 8.1.5.7 Programmable Output Formats
        8. 8.1.5.8 Clock Output Synchronization
      6. 8.1.6 0-Delay
      7. 8.1.7 Status Pins
    2. 8.2 Functional Block Diagram
    3. 8.3 Feature Description
      1. 8.3.1 Synchronizing PLL R Dividers
        1. 8.3.1.1 PLL1 R Divider Synchronization
        2. 8.3.1.2 PLL2 R Divider Synchronization
      2. 8.3.2 SYNC/SYSREF
      3. 8.3.3 JEDEC JESD204B
        1. 8.3.3.1 How to Enable SYSREF
          1. 8.3.3.1.1 Setup of SYSREF Example
          2. 8.3.3.1.2 SYSREF_CLR
        2. 8.3.3.2 SYSREF Modes
          1. 8.3.3.2.1 SYSREF Pulser
          2. 8.3.3.2.2 Continuous SYSREF
          3. 8.3.3.2.3 SYSREF Request
      4. 8.3.4 Digital Delay
        1. 8.3.4.1 Fixed Digital Delay
          1. 8.3.4.1.1 Fixed Digital Delay Example
        2. 8.3.4.2 Dynamic Digital Delay
        3. 8.3.4.3 Single and Multiple Dynamic Digital Delay Example
      5. 8.3.5 SYSREF to Device Clock Alignment
      6. 8.3.6 Input Clock Switching
        1. 8.3.6.1 Input Clock Switching - Manual Mode
        2. 8.3.6.2 Input Clock Switching - Pin Select Mode
        3. 8.3.6.3 Input Clock Switching - Automatic Mode
      7. 8.3.7 Digital Lock Detect
        1. 8.3.7.1 Calculating Digital Lock Detect Frequency Accuracy
      8. 8.3.8 Holdover
        1. 8.3.8.1 Enable Holdover
          1. 8.3.8.1.1 Fixed (Manual) CPout1 Holdover Mode
          2. 8.3.8.1.2 Tracked CPout1 Holdover Mode
        2. 8.3.8.2 During Holdover
        3. 8.3.8.3 Exiting Holdover
        4. 8.3.8.4 Holdover Frequency Accuracy and DAC Performance
      9. 8.3.9 PLL2 Loop Filter
    4. 8.4 Device Functional Modes
      1. 8.4.1 DUAL PLL
        1. 8.4.1.1 Dual Loop
        2. 8.4.1.2 Dual Loop With Cascaded 0-Delay
        3. 8.4.1.3 Dual Loop With Nested 0-Delay
      2. 8.4.2 Single PLL
        1. 8.4.2.1 PLL2 Single Loop
        2. 8.4.2.2 PLL2 With External VCO
      3. 8.4.3 Distribution Mode
    5. 8.5 Programming
      1. 8.5.1 Recommended Programming Sequence
    6. 8.6 Register Maps
      1. 8.6.1 Register Map for Device Programming
      2. 8.6.2 Device Register Descriptions
        1. 8.6.2.1 System Functions
          1. 8.6.2.1.1 RESET, SPI_3WIRE_DIS
          2. 8.6.2.1.2 POWERDOWN
          3. 8.6.2.1.3 ID_DEVICE_TYPE
          4. 8.6.2.1.4 ID_PROD
          5. 8.6.2.1.5 ID_MASKREV
          6. 8.6.2.1.6 ID_VNDR
        2. 8.6.2.2 (0x100 - 0x138) Device Clock and SYSREF Clock Output Controls
          1. 8.6.2.2.1 DCLKX_Y_DIV
          2. 8.6.2.2.2 DCLKX_Y_DDLY
          3. 8.6.2.2.3 CLKoutX_Y_PD, CLKoutX_Y_ODL, CLKoutX_Y_IDL, DCLKX_Y_DDLY_PD, DCLKX_Y_DDLY[9:8], DCLKX_Y_DIV[9:8]
          4. 8.6.2.2.4 CLKoutX_SRC_MUX, CLKoutX_Y_PD, DCLKX_Y_BYP, DCLKX_Y_DCC, DCLKX_Y_POL, DCLKX_Y_HS
          5. 8.6.2.2.5 CLKoutY_SRC_MUX, SCLKX_Y_PD, SCLKX_Y_DIS_MODE, SCLKX_Y_POL, SCLKX_Y_HS
          6. 8.6.2.2.6 SCLKX_Y_ADLY_EN, SCLKX_Y_ADLY
          7. 8.6.2.2.7 SCLKX_Y_DDLY
          8. 8.6.2.2.8 CLKoutY_FMT, CLKoutX_FMT
        3. 8.6.2.3 SYSREF, SYNC, and Device Config
          1. 8.6.2.3.1  VCO_MUX, OSCout_MUX, OSCout_FMT
          2. 8.6.2.3.2  SYSREF_REQ_EN, SYNC_BYPASS, SYSREF_MUX
          3. 8.6.2.3.3  SYSREF_DIV
          4. 8.6.2.3.4  SYSREF_DDLY
          5. 8.6.2.3.5  SYSREF_PULSE_CNT
          6. 8.6.2.3.6  PLL2_RCLK_MUX, PLL2_NCLK_MUX, PLL1_NCLK_MUX, FB_MUX, FB_MUX_EN
          7. 8.6.2.3.7  PLL1_PD, VCO_LDO_PD, VCO_PD, OSCin_PD, SYSREF_GBL_PD, SYSREF_PD, SYSREF_DDLY_PD, SYSREF_PLSR_PD
          8. 8.6.2.3.8  DDLYdSYSREF_EN, DDLYdX_EN
          9. 8.6.2.3.9  DDLYd_STEP_CNT
          10. 8.6.2.3.10 SYSREF_CLR, SYNC_1SHOT_EN, SYNC_POL, SYNC_EN, SYNC_PLL2_DLD, SYNC_PLL1_DLD, SYNC_MODE
          11. 8.6.2.3.11 SYNC_DISSYSREF, SYNC_DISX
          12. 8.6.2.3.12 PLL1R_SYNC_EN, PLL1R_SYNC_SRC, PLL2R_SYNC_EN, FIN0_DIV2_EN, FIN0_INPUT_TYPE
        4. 8.6.2.4 (0x146 - 0x149) CLKin Control
          1. 8.6.2.4.1 CLKin_SEL_PIN_EN, CLKin_SEL_PIN_POL, CLKin2_EN, CLKin1_EN, CLKin0_EN, CLKin2_TYPE, CLKin1_TYPE, CLKin0_TYPE
          2. 8.6.2.4.2 CLKin_SEL_AUTO_REVERT_EN, CLKin_SEL_AUTO_EN, CLKin_SEL_MANUAL, CLKin1_DEMUX, CLKin0_DEMUX
          3. 8.6.2.4.3 CLKin_SEL0_MUX, CLKin_SEL0_TYPE
          4. 8.6.2.4.4 SDIO_RDBK_TYPE, CLKin_SEL1_MUX, CLKin_SEL1_TYPE
        5. 8.6.2.5 RESET_MUX, RESET_TYPE
        6. 8.6.2.6 (0x14B - 0x152) Holdover
          1. 8.6.2.6.1 LOS_TIMEOUT, LOS_EN, TRACK_EN, HOLDOVER_FORCE, MAN_DAC_EN, MAN_DAC[9:8]
          2. 8.6.2.6.2 MAN_DAC
          3. 8.6.2.6.3 DAC_TRIP_LOW
          4. 8.6.2.6.4 DAC_CLK_MULT, DAC_TRIP_HIGH
          5. 8.6.2.6.5 DAC_CLK_CNTR
          6. 8.6.2.6.6 CLKin_OVERRIDE, HOLDOVER_EXIT_MODE, HOLDOVER_PLL1_DET, LOS_EXTERNAL_INPUT, HOLDOVER_VTUNE_DET, CLKin_SWITCH_CP_TRI, HOLDOVER_EN
          7. 8.6.2.6.7 HOLDOVER_DLD_CNT
        7. 8.6.2.7 (0x153 - 0x15F) PLL1 Configuration
          1. 8.6.2.7.1 CLKin0_R
          2. 8.6.2.7.2 CLKin1_R
          3. 8.6.2.7.3 CLKin2_R
          4. 8.6.2.7.4 PLL1_N
          5. 8.6.2.7.5 PLL1_WND_SIZE, PLL1_CP_TRI, PLL1_CP_POL, PLL1_CP_GAIN
          6. 8.6.2.7.6 PLL1_DLD_CNT
          7. 8.6.2.7.7 HOLDOVER_EXIT_NADJ
          8. 8.6.2.7.8 PLL1_LD_MUX, PLL1_LD_TYPE
        8. 8.6.2.8 (0x160 - 0x16E) PLL2 Configuration
          1. 8.6.2.8.1 PLL2_R
          2. 8.6.2.8.2 PLL2_P, OSCin_FREQ, PLL2_REF_2X_EN
          3. 8.6.2.8.3 PLL2_N_CAL
          4. 8.6.2.8.4 PLL2_N
          5. 8.6.2.8.5 PLL2_WND_SIZE, PLL2_CP_GAIN, PLL2_CP_POL, PLL2_CP_TRI
          6. 8.6.2.8.6 PLL2_DLD_CNT
          7. 8.6.2.8.7 PLL2_LD_MUX, PLL2_LD_TYPE
        9. 8.6.2.9 (0x16F - 0x555) Misc Registers
          1. 8.6.2.9.1 PLL2_PRE_PD, PLL2_PD, FIN0_PD
          2. 8.6.2.9.2 PLL1R_RST
          3. 8.6.2.9.3 CLR_PLL1_LD_LOST, CLR_PLL2_LD_LOST
          4. 8.6.2.9.4 RB_PLL1_LD_LOST, RB_PLL1_LD, RB_PLL2_LD_LOST, RB_PLL2_LD
          5. 8.6.2.9.5 RB_DAC_VALUE (MSB), RB_CLKinX_SEL, RB_CLKinX_LOS
          6. 8.6.2.9.6 RB_DAC_VALUE
          7. 8.6.2.9.7 RB_HOLDOVER
          8. 8.6.2.9.8 SPI_LOCK
  9. 9 Application and Implementation
    1. 9.1 Application Information
      1. 9.1.1 Treatment of Unused Pins
      2. 9.1.2 Digital Lock Detect Frequency Accuracy
        1. 9.1.2.1 Minimum Lock Time Calculation Example
      3. 9.1.3 Driving CLKin AND OSCin Inputs
        1. 9.1.3.1 Driving CLKin and OSCin PINS With a Differential Source
        2. 9.1.3.2 Driving CLKin Pins With a Single-Ended Source
      4. 9.1.4 OSCin Doubler for Best Phase Noise Performance
      5. 9.1.5 Radiation Environments
        1. 9.1.5.1 Total Ionizing Dose
        2. 9.1.5.2 Single Event Effect
    2. 9.2 Typical Application
      1. 9.2.1 Design Requirements
      2. 9.2.2 Detailed Design Procedure
        1. 9.2.2.1 Device Selection
          1. 9.2.2.1.1 Clock Architect
        2. 9.2.2.2 Device Configuration and Simulation
        3. 9.2.2.3 Device Programming
    3. 9.3 Power Supply Recommendations
      1. 9.3.1 Cold Sparing Considerations
        1. 9.3.1.1 Damage Prevention Details to Unpowered Device
      2. 9.3.2 Current Consumption
    4. 9.4 Layout
      1. 9.4.1 Layout Guidelines
        1. 9.4.1.1 Thermal Management
      2. 9.4.2 Layout Example
  10. 10Device and Documentation Support
    1. 10.1 Device Support
      1. 10.1.1 Development Support
        1. 10.1.1.1 Clock Architect
        2. 10.1.1.2 PLLatinum Sim
        3. 10.1.1.3 TICS Pro
    2. 10.2 Documentation Support
      1. 10.2.1 Related Documentation
    3. 10.3 Receiving Notification of Documentation Updates
    4. 10.4 サポート・リソース
    5. 10.5 Trademarks
    6. 10.6 Electrostatic Discharge Caution
    7. 10.7 Glossary
  11. 11Mechanical, Packaging, and Orderable Information

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

6.5 電気的特性

VDD、VDD_A = 3.3V±5%、-55℃≤TA≤125℃。標準値は、VDD = VDD_A = 3.3V、25℃ のときです (特に記述のない限り)。
記号 パラメータ テスト条件 最小値 代表値 最大値 単位
消費電流
ICC パワーダウン電源電流 デバイスの電源がオフになります 3.3 5 mA
電源電流(1) PLL1 は外部 VCXO にロックされ、PLL2 は内部 VCO にロックされます バイパスに 4 個の CML 32mA クロック、
3 個の LVDS クロック/12
LCPECL として 4 個の SYSREF
LVDS として 3 個の SYSREF		 1010
バイパスに 4 個の CML 32mA クロック、
3 個の LVDS クロック/12
LCPECL (LOW 状態) として 4 個の SYSREF
LVDS (LOW 状態) として 3 個の SYSREF		 780
バイパスに 4 個の CML 32mA クロック
3 個の LVDS クロック/12
7 個の SYSREF 出力がパワーダウン		 675
CLKin 仕様
fCLKinX LOS 回路 LOS_EN = 1 0.001 125 MHz
PLL1 CLKinX-TYPE=1 (MOS) AC 結合入力 0.001 250
CLKinX-TYPE=0 (バイポーラ) AC 結合入力 0.001 750
PLL2 CLKinX_TYPE=0 (バイポーラ) AC 結合入力 0.001 500
0 遅延 外部フィードバックによる 0 遅延 (CLKin1) AC 結合入力 0.001 750
分配モード CLKin1/Fin1 ピンのみ AC 結合入力 0.001 3250
スルー CLKin 入力スルーレート(2) 0.15 0.5 V/ns
VCLKinX/Fin1 シングルエンド・クロック入力電圧 AC 結合入力ピン、GND 結合 AC 相補ピン 0.5 2.4 Vpp
VIDCLKinX/Fin1 差動クロック入力電圧(3) AC 結合 0.125 1.55 |V|
VSSCLKinX/Fin1 0.25 3.1 Vpp
|VCLKinX-offset| CLKinX/CLKinX* 間の DC オフセット電圧、各ピンは AC 結合 CLKin0/1/2 (バイポーラ) 0 |mV|
CLKin0/1 (MOS) 55
CLKin2 (MOS) 20
VCLKinVIH 高入力電圧 VCLKin-VIH DC 結合入力 2 Vcc V
VCLKinVIL 低入力電圧 VCLKin-VIL DC 結合入力 0 0.4 V
FIN0 入力ピン
fFin0 外部入力周波数 AC 結合スルーレート > 150V/us FIN0_DIV2_EN=1 1 3250 MHz
fFin0 FIN0_DIV2_EN=2 1 6400 MHz
VIDFin0 差動入力電圧 AC 結合 0.125 1.55 Vpp
VSSFin0 0.25 3.1 Vpp
PLL 1 仕様
fPD1 位相検出器周波数 40 MHz
PN10kHz PLL 正規化 1/f ノイズ(4) PLL1_CP_GAIN = 350μA -117 dBc/Hz
PLL1_CP_GAIN = 1550μA -118
PN FOM PLL 性能指数(5) PLL1_CP_GAIN = 350μA -221.5
PLL1_CP_GAIN = 1550μA -223
ICPOUT1 チャージ・ポンプの電流(6) VCPout=Vcc/2 (0～15 で動作することをお客様に伝えるための注) PLL1_CP_GAIN=0 50 µA
PLL1_CP_GAIN=1 150
PLL1_CP_GAIN=2 250
PLL1_CP_GAIN=4 450
PLL1_CP_GAIN=8 850
ICPout1%MIS チャージ・ポンプのシンク / ソースのミスマッチ VCPout1 = VCC/2、T = 25℃ VCPout1 = VCC/2、T = 25℃ 1 10 %
ICPout1VTUNE チャージ・ポンプ電流変動の大きさとチャージ・ポンプ電圧との関係 0.5V < VCPout1 < VCC - 0.5V TA = 25℃ 0.5V < VCPout1 < VCC - 0.5V TA = 25℃ 4 10 %
ICPout1% 温度 チャージ・ポンプ電流と温度変動との関係 4 10 %
ICPOUT1TRI チャージ・ポンプの TRI_STATE リーク電流 10 nA
OSCin 入力
fOSCin EN_PLL2_REF_2X=0 0.001 500 MHz
EN_PLL2_REF_2X=1 0.001 320
スルー OSCin 入力スルーレート 0.15 0.5 V/ns
VOSCin OSCin または OSCin* の入力電圧 AC 結合、シングルエンド、GND 結合 AC 未使用ピン 0.2 2.4 Vpp
VIDOSCin 差動電圧スイング(3) AC 結合 0.2 1.55 |V|
VSSOSCin 0.4 3.1 Vpp
VCLKinXOffset CLKinX/CLKinX* 間の DC オフセット電圧、各ピンは AC 結合 20 mV
PLL 2 仕様
fPD 位相検出器周波数 320 MHz
PN10kHz PLL 正規化 1/f ノイズ(4) PLL2_CP_GAIN = 1600μA -123 dBc/Hz
PLL2_CP_GAIN = 3200μA -128
PN FOM PLL 性能指数(5) PLL2_CP_GAIN = 1600μA -226.5
PLL2_CP_GAIN = 3200μA -230
ICPOUT チャージ・ポンプ電流の大きさ(6) VCPout=VCC/2 PLL2_CP_GAIN=2 1600 μA
PLL2_CP_GAIN=3 3200
ICPout1%MIS チャージ・ポンプのシンク / ソースのミスマッチ VCPout1 = VCC/2、T = 25℃ VCPout1 = VCC/2、T = 25℃ 1 10 %
ICPout1VTUNE チャージ・ポンプ電流変動の大きさとチャージ・ポンプ電圧との関係 0.5V < VCPout1 < VCC - 0.5V TA = 25℃ 0.5V < VCPout1 < VCC - 0.5V TA = 25℃ 4 10 %
ICPout1% 温度 チャージ・ポンプ電流と温度変動との関係 4 10 %
ICPOUT1TRI チャージ・ポンプの TRI_STATE リーク電流 10 nA
内蔵 VCO 仕様
fVCO VCO 周波数範囲 VCO0 2440 MHz
VCO1 3255
KVCO VCO チューニング感度 VCO0 8～11 MHz/V
VCO1 17～23
|ΔTCL| 連続ロックで許容される温度ドリフト(7) VCO0 150 ℃
連続ロックで許容される温度ドリフト(7) VCO1 180 ℃
L (f) VCO 開ループ VCO 位相ノイズ VCO0 (2500MHz) 10kHz -88.4 dBc/Hz
100kHz -117
800kHz -137.5
1MHz -139.7
10MHz -152.6
VCO0 (2590 MHz) 10kHz -85.7
100kHz -115.8
800 kHz -137
1MHz -138.6
10MHz -151.8
L (f) VCO 開ループ VCO 位相ノイズ VCO1 (2700MHz) 10kHz -82.6 dBc/Hz
100kHz -112.3
800 kHz -134.9
1MHz -137.2
10MHz -151.1
VCO1 (3200 MHz) 10kHz -81
100kHz -110.4
800 kHz -134.3
1MHz -135.6
10MHz -149.3
出力クロックのスキューとタイミング
SKEWCLKinX 出力スキューへの出力 同じペアのデバイス・クロックと同じ形式 50 ps
偶数から偶数、または奇数から奇数へ、同じ形式 50
偶数クロックから奇数クロックへ 50
ディストリビューション・モードでの Fin ピンからの追加ジッタ (注 6)
L (f) CLKout 分周なしの追加ジッタ、ディストリビューション・モード 245.76MHz の出力周波数、12k～20MHz の積分帯域幅 LVCMOS 50 fs
LVDS 50
LVPECL 40
LCPECL 35
HSDS 40
CML 35
LVCMOS 出力
f) CLKout 周波数 5pF 負荷 250 MHz
L (f) CLKout ノイズ・フロア 245.76 MHz 20MHz オフセット -160 dBc/Hz
VOH 出力 HIGH 電圧 1mA 負荷 Vcc-0.1 V
VOL 出力 LOW 電圧 1mA 負荷 0.1 V
IOH 出力 HIGH 電流 FD=1.65V -28 mA
IOL 出力 LOW 電流 Vd=1.65V 28 mA
デューティ 出力デューティ・サイクル 50 %
LVDS クロック出力
L (f) CLKout ノイズ・フロア 245.76MHz 出力 20MHz オフセット -159.5 dBc/Hz
TR/TF 立ち上がり / 立ち下がり時間：20%～80% 175 ps
VOD 差動出力電圧 DC 測定、AC 結合からレシーバ入力 RL = 100Ω 差動 400 mV
ΔVOD 相補出力状態での VOD の変更 -60 60 mV
VOS 出力オフセット電圧 1.125 1.25 1.375 V
ΔVOS 相補出力状態での VOS の変更 35 mV
ISAISB 短絡回路出力電流 -24 24 mA
LCPECL クロック出力
L (f) CLKout ノイズフロア 245.76MHz 出力 20MHz オフセット -162.5 dBc/Hz
TR/TF 立ち上がり / 立ち下がり時間：20%～80% 135 ps
VOH 出力 HIGH 電圧 50Ω、0.5V での DC 測定 1.4 V
VOL 出力 LOW 電圧 0.6 V
VOD 差動出力電圧 50Ω、0.5V での DC 測定 870 mV
LVPECL クロック出力
L (f) CLKout ノイズフロア 245.76MHz 出力、LVPECL 2.0V 20MHz オフセット -163 dBc/Hz
TR/TF 立ち上がり / 立ち下がり時間：20%～80% 135 ps
VOH 出力 HIGH 電圧 DC 測定終端：50Ω、Vcc-2V LVPECL 1.6V Vcc-1 V
LVPECL 2.0 V Vcc-1
VOL 出力 LOW 電圧 LVPECL 1.6 V Vcc-1.8 V
LVPECL 2.0 V Vcc-2
VOD 差動出力電圧 2.5GHz、Em = 120Ω から GND へ、RL = AC 結合の 100Ω LVPECL 1.6 V 0.8 V
LVPECL 2.0 V 1
HSDS クロック出力
L (f) CLKout ノイズフロア 245.76MHz 出力 20MHz オフセット -162 dBc/Hz
TR/TF 立ち上がり / 立ち下がり時間：20%～80% 170 ps
VOH 出力 HIGH 電圧 50Ω、0.5V での DC 測定 HSDS 6mA Vcc-0.9 V
HSDS 8 mA Vcc-0.95
VOL 出力 LOW 電圧 HSDS 6 mA Vcc-1.5 V
HSDS 8 mA Vcc-1.7
VOD 出力電圧 50Ω、0.5V での DC 測定 HSDS 6mA 0.6 V
HSDS 8 mA 0.75
ΔVOD 相補出力状態での VOS の変更 HSDS 6 mA -80 80 mV
HSDS 8 mA -115 115
CML 出力
L (f) CLKout ノイズフロア 20MHz オフセット -163 dBc/Hz
TR/TF 立ち上がり / 立ち下がり時間：20%～80% CML 16 mA 120 ps
CML 24 mA 125
CML 32 mA 135
VOH 出力 HIGH 電圧 VCC、DC 測定まで 50Ω のプルアップ抵抗 Vcc V
VOL 出力 LOW 電圧 VCC、DC 測定まで 50Ω のプルアップ抵抗 CML 16 mA Vcc-0.84 V
CML 24 mA Vcc-1.26
CML 32 mA Vcc-1.66
VOD 出力電圧 VCC、DC 測定まで 50Ω のプルアップ抵抗 CML 16 mA 840 mV
CML 24 mA 1260
CML 32 mA 1660
VCC、DC 測定まで 50Ω のプルアップ抵抗、RL = AC 結合 100Ω、250MHz CML 16 mA 550 mV
CML 24 mA 815
CML 32 mA 1070
デジタル出力 (CLKin_SELX、STATUS_LDX、および RESET/GPO、SDIO)
VOH 出力 HIGH 電圧 Vcc-0.4 V
VOL 出力 LOW 電圧 0.4 V
デジタル入力
VIH High レベル入力電圧 1.2 V
VIL Low レベル入力電圧 0.5 V
IIH High レベル入力電流 CLKinX_SEL、RESET/GPO、SYNC、SCK、SDIO、CS* 10 80 uA
SYNC VIH = VCC 25
IIL Low レベル入力電流 CLKinX_SEL、RESET/GPO、SYNC、SCK、SDIO、CS* -5 5 μA
IIL Low レベル入力電流 SYNC VIL = 0V -5 5
(1) TICS Pro ツールを使用して、特定の構成に対応する Icc を計算します
(2) デバイスは最低 0.15V/ns のスルーレートで動作しますが、最高の位相ノイズ性能を得るために、0.5V/ns 以上のスルーレートを推奨します。
(3) VID および VOD 電圧の定義については、「差動電圧測定の用語」を参照してください。
(4) PLL の帯域内位相ノイズのモデル化に関する仕様は、1/f フリッカー・ノイズである LPLL_flicker(f) です。このノイズは、キャリアの近くで支配的な役割をします。フリッカー・ノイズは 10dB/decade のスロープです。PN10kHz は、10kHz のオフセットと 1Ghz のキャリア周波数に正規化されています。PN10kHz = LPLL_flicker(10kHz) - 20log (Fout/1GHz)。ここで、LPLL_flicker(f) は、全ノイズ L (f) に影響を与えるフリッカー・ノイズのみの 1 次側帯域位相ノイズです。LPLL_flicker(f) を測定するには、キャリアに近い 10dB/decade スロープにすることが重要です。このノイズ源を位相ノイズの合計 L (f) から絶縁するには、高い比較周波数とクリーンな水晶振動子が重要です。低消費電力またはノイズの多いソースを使用する場合、リファレンス発振器の性能によって LPLL_flicker(f) をマスクできます。PLL の帯域内位相ノイズの合計性能は、LPLL_flicker(f) と LPLL_flat (f) の合計です。
(5) PLL の帯域内位相ノイズをモデル化する仕様。PLL の正規化された位相ノイズの寄与である LPLL_flat (f) は、次のように定義されます。PN1Hz = LPLL_flat (f) - 20log (N) - 10log (fPDX)。LPLL_flat (f) はオフセット周波数 f で 1 Hzの帯域幅で測定される 1 次側バンド位相ノイズであり、fPDX はシンセサイザの位相検出器周波数です。LPLL_flat (f) は、合計ノイズ L (f) に寄与します。
(6) このパラメータは、電気的仕様に示されているよりも多くの状態にプログラム可能です
(7) 連続ロックの最大許容温度ドリフトとは、0x168 レジスタが PLL2_FCAL_DIS = 0 で最後にプログラムされた時点での値から、どちらの方向にも温度がドリフトできる範囲であり、引き続きロック状態を維持していることを意味します。0X168 レジスタを同じ値にプログラムする動作により、周波数キャリブレーション・ルーチンがアクティブになります。これは、部品が全周波数範囲で動作することを意味しますが、温度が連続ロックの最大許容ドリフトを超えてドリフトした場合、適切なレジスタをリロードしてロック状態を維持する必要があります。このパラメータは間接的にテストされます。