JAJSFM4A December 2018 – December 2018 LMK05318
PRODUCTION DATA.
デバイスごとのパッケージ図は、PDF版データシートをご参照ください。
DPLLはジッタ/ワンダ減衰用のプログラミング可能なループ帯域幅をサポートし、2つのAPLLはフラクショナル周波数変換をサポートしていることから、柔軟なクロック生成が実現します。DPLLでサポートする同期オプションには、位相キャンセレーションによるヒットレス・スイッチング、デジタル・ホールドオーバー、および0.001ppb未満の周波数ステップ・サイズにより高精度のクロック・ステアリング(IEEE 1588 PTPスレーブ)を実現するDCOモードがあります。DPLLは1PPS (pulse-per-second)の基準入力に位相ロックし、1つの出力でオプションのゼロ遅延モードをサポートできるため、プログラム可能なオフセットによって、決定性の入出力位相アライメントを実現します。高度な基準入力監視ブロックが、強力なクロック異常検出を実行し、基準喪失(LOR)時の出力クロックの乱れを最小限に抑えることができます。
一般的な低周波のTCXO/OCXOを使用して、同期標準に準拠したフリーラン/ホールドオーバー出力周波数安定性を確保できます。あるいは、フリーランまたはホールドオーバー時の周波数安定性やワンダが重視されない場合には、標準のXOを使用できます。I2CまたはSPIインターフェイスによって完全にプログラミング可能であり、内蔵EEPROMまたはROMによる起動時のカスタム周波数設定にも対応しています。EEPROMは出荷時設定済みであり、必要に応じてインシステム・プログラミングも可能です。
テスト条件については、Typical Characteristicsを参照してください。 |