JAJSTE0A March   2024  – December 2025 LMK05318B-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報：4 層 JEDEC 標準 PCB
    5. 6.5 熱に関する情報：10 層カスタム PCB
    6. 6.6 電気的特性
    7. 6.7 タイミング図
    8. 6.8 代表的特性
  8. 7 パラメータ測定情報
    1. 7.1 出力クロックのテスト構成
  9. 8 詳細説明
    1. 8.1 概要
      1. 8.1.1 ITU-T G.8262 (SyncE) 規格準拠
    2. 8.2 機能ブロック図
      1. 8.2.1 PLL アーキテクチャの概要
      2. 8.2.2 DPLL モード
      3. 8.2.3 APLL のみモード
    3. 8.3 機能説明
      1. 8.3.1  発振器入力 (XO_P/N)
      2. 8.3.2  リファレンス入力 (PRIREF_P/N と SECREF_P/N)
      3. 8.3.3  クロック入力インターフェイスおよび終端
      4. 8.3.4  リファレンス入力マルチプレクサの選択
        1. 8.3.4.1 自動入力選択
        2. 8.3.4.2 手動入力選択
      5. 8.3.5  ヒットレス スイッチング
      6. 8.3.6  リファレンス入力でのギャップド クロックのサポート
      7. 8.3.7  入力クロックおよび PLL 監視、ステータス、割り込み
        1. 8.3.7.1 XO 入力監視
        2. 8.3.7.2 リファレンス入力監視
          1. 8.3.7.2.1 リファレンス検証タイマ
          2. 8.3.7.2.2 振幅モニタ
          3. 8.3.7.2.3 周波数監視
          4. 8.3.7.2.4 ミッシング パルス モニタ (事後検出)
          5. 8.3.7.2.5 ラント パルス モニタ (早期検出)
          6. 8.3.7.2.6 1PPS 位相検証モニタ
            1. 8.3.7.2.6.1 1PPS ロックのための XO 入力周波数精度の確認
        3. 8.3.7.3 PLL ロック検出器
        4. 8.3.7.4 調整ワード履歴
        5. 8.3.7.5 ステータス出力
        6. 8.3.7.6 割り込み
      8. 8.3.8  PLL の関係
        1. 8.3.8.1  PLL 周波数の関係
        2. 8.3.8.2  アナログ PLL (APLL1、APLL2)
        3. 8.3.8.3  APLL のリファレンスの経路
          1. 8.3.8.3.1 APLL の XO ダブラ
          2. 8.3.8.3.2 APLL1 の XO リファレンス (R) 分周器
          3. 8.3.8.3.3 APLL2 リファレンス (R) 分周器
        4. 8.3.8.4  APLL の位相周波数検出器 (PFD) とチャージ ポンプ
        5. 8.3.8.5  APLL の帰還分周器の経路
          1. 8.3.8.5.1 SDM を備えた APLL1N デバイダ
          2. 8.3.8.5.2 SDM を備えた APLL2N デバイダ
        6. 8.3.8.6  APLL のループ フィルタ (LF1、LF2)
        7. 8.3.8.7  APLL の電圧制御発振器 (VCO1、VCO2)
          1. 8.3.8.7.1 VCO 較正
        8. 8.3.8.8  APLL の VCO クロック分配の経路 (P1、P2)
        9. 8.3.8.9  DPLL のリファレンス (R) 分周器の経路
        10. 8.3.8.10 DPLL の時間 / デジタル コンバータ (TDC)
        11. 8.3.8.11 DPLL のループ フィルタ (DLF)
        12. 8.3.8.12 DPLL の帰還 (FB) 分周器の経路
      9. 8.3.9  出力クロックの分配
      10. 8.3.10 出力チャネル マルチプレクサ
      11. 8.3.11 出力分周器 (OD)
      12. 8.3.12 クロック出力 (OUTx_P/N)
        1. 8.3.12.1 AC 差動出力 (AC-DIFF)
        2. 8.3.12.2 HCSL 出力
        3. 8.3.12.3 1.8V LVCMOS 出力
        4. 8.3.12.4 LOL 中の出力の自動ミュート
      13. 8.3.13 出力クロックの起動時のグリッチなし
      14. 8.3.14 クロック出力のインターフェイスと終端
      15. 8.3.15 出力同期 (SYNC)
      16. 8.3.16 1PPS 入力から出力の位相整列 (PRIREF から OUT7 同期)
        1. 8.3.16.1 PRIREF と OUT7 の同期位相の計算
    4. 8.4 デバイスの機能モード
      1. 8.4.1 デバイスの起動
        1. 8.4.1.1 デバイス パワーオン リセット (POR)
        2. 8.4.1.2 PLL の起動シーケンス
        3. 8.4.1.3 HW_SW_CTRL ピンの機能
        4. 8.4.1.4 EEPROM の使用
      2. 8.4.2 PLL の動作モード
        1. 8.4.2.1 フリーランニング モード
        2. 8.4.2.2 ロックの獲得
        3. 8.4.2.3 ロック モード
        4. 8.4.2.4 ホールドオーバ モード
      3. 8.4.3 デジタル制御発振器 (DCO) モード
        1. 8.4.3.1 DCO の周波数ステップ サイズ
        2. 8.4.3.2 DCO 直接書き込みモード
    5. 8.5 プログラミング
      1. 8.5.1 インターフェイスと制御
      2. 8.5.2 I2C シリアル通信
        1. 8.5.2.1 I2C ブロックのレジスタ転送
      3. 8.5.3 SPI シリアル通信
        1. 8.5.3.1 SPI ブロックのレジスタ転送
      4. 8.5.4 レジスタ マップと EEPROM マップの生成
      5. 8.5.5 レジスタの一般的なプログラミング シーケンス
      6. 8.5.6 EEPROM のプログラミング フロー
        1. 8.5.6.1 方法 1 (レジスタのコミット) を使用した EEPROM のプログラミング
          1. 8.5.6.1.1 レジスタのコミットを使用した SRAM の書き込み
          2. 8.5.6.1.2 EEPROM のプログラミング
        2. 8.5.6.2 方法 2 (直接書き込み) を使用した EEPROM のプログラミング
          1. 8.5.6.2.1 直接書き込みを使用した SRAM の書き込み
          2. 8.5.6.2.2 EEPROM の‌ユーザー プログラマブルなフィールド
      7. 8.5.7 SRAM の読み取り
      8. 8.5.8 EEPROM の読み取り
      9. 8.5.9 EEPROM スタートアップ モードのデフォルト設定
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 デバイスの起動シーケンス
      2. 9.1.2 電源切断 (PDN) ピン
      3. 9.1.3 電源レール シーケンシング、電源ランプ レート、および混在電源ドメイン
        1. 9.1.3.1 電源の混在
        2. 9.1.3.2 パワーオン リセット (POR) 回路
        3. 9.1.3.3 単一電源レールからの電源投入
        4. 9.1.3.4 分割電源レールからの電源投入
        5. 9.1.3.5 非単調または低速の電源投入時上昇
      4. 9.1.4 低速または遅延 XO 起動
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 設計のベスト プラクティス
    4. 9.4 電源に関する推奨事項
      1. 9.4.1 電源バイパス
      2. 9.4.2 デバイスの電流および消費電力
        1. 9.4.2.1 消費電流の計算
        2. 9.4.2.2 消費電力の計算
        3. 9.4.2.3 例
    5. 9.5 レイアウト
      1. 9.5.1 レイアウトのガイドライン
      2. 9.5.2 レイアウト例
      3. 9.5.3 熱に関する信頼性
        1. 9.5.3.1 PCB 温度は最高 105℃までサポート
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイス サポート
      1. 10.1.1 TICS Pro
    2. 10.2 ドキュメントのサポート
      1. 10.2.1 関連資料
    3. 10.3 ドキュメントの更新通知を受け取る方法
    4. 10.4 サポート・リソース
    5. 10.5 商標
    6. 10.6 静電気放電に関する注意事項
    7. 10.7 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • RGZ|48
サーマルパッド・メカニカル・データ
発注情報

9.1.3.4 分割電源レールからの電源投入

一部の VDD コア電源が異なる電源レールから供給されている場合、すべてのコア電源が 3.135 V を超えて立ち上がった後に PLL キャリブレーションを開始することを、TI は推奨しています。これは、PDN の Low から High への遷移を遅らせることによって実現できます。PDN 入力には、VDD_IN に対する 200kΩ 抵抗が組み込まれています。図 9-3に示すように、PDN ピンと GND の間に接続したコンデンサを使用して、内部プルアップ抵抗とともに R-C 時定数を形成できます。この R-C 時間定数は、すべてのコア電源が 3.135V を超えるまで PDN の Low から High への遷移を遅らせるように設計できます。

あるいは、システム ホストまたは電源管理デバイスによって PDN ピンをハイに駆動して、すべての VDD 電源が立ち上がるまでデバイスの電源投入シーケンスを遅延させることもできます。

LMK05318B-Q1 分割電源レールからの電源投入に関する推奨事項図 9-3 分割電源レールからの電源投入に関する推奨事項