JAJSTE0A March   2024  – December 2025 LMK05318B-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報：4 層 JEDEC 標準 PCB
    5. 6.5 熱に関する情報：10 層カスタム PCB
    6. 6.6 電気的特性
    7. 6.7 タイミング図
    8. 6.8 代表的特性
  8. 7 パラメータ測定情報
    1. 7.1 出力クロックのテスト構成
  9. 8 詳細説明
    1. 8.1 概要
      1. 8.1.1 ITU-T G.8262 (SyncE) 規格準拠
    2. 8.2 機能ブロック図
      1. 8.2.1 PLL アーキテクチャの概要
      2. 8.2.2 DPLL モード
      3. 8.2.3 APLL のみモード
    3. 8.3 機能説明
      1. 8.3.1  発振器入力 (XO_P/N)
      2. 8.3.2  リファレンス入力 (PRIREF_P/N と SECREF_P/N)
      3. 8.3.3  クロック入力インターフェイスおよび終端
      4. 8.3.4  リファレンス入力マルチプレクサの選択
        1. 8.3.4.1 自動入力選択
        2. 8.3.4.2 手動入力選択
      5. 8.3.5  ヒットレス スイッチング
      6. 8.3.6  リファレンス入力でのギャップド クロックのサポート
      7. 8.3.7  入力クロックおよび PLL 監視、ステータス、割り込み
        1. 8.3.7.1 XO 入力監視
        2. 8.3.7.2 リファレンス入力監視
          1. 8.3.7.2.1 リファレンス検証タイマ
          2. 8.3.7.2.2 振幅モニタ
          3. 8.3.7.2.3 周波数監視
          4. 8.3.7.2.4 ミッシング パルス モニタ (事後検出)
          5. 8.3.7.2.5 ラント パルス モニタ (早期検出)
          6. 8.3.7.2.6 1PPS 位相検証モニタ
            1. 8.3.7.2.6.1 1PPS ロックのための XO 入力周波数精度の確認
        3. 8.3.7.3 PLL ロック検出器
        4. 8.3.7.4 調整ワード履歴
        5. 8.3.7.5 ステータス出力
        6. 8.3.7.6 割り込み
      8. 8.3.8  PLL の関係
        1. 8.3.8.1  PLL 周波数の関係
        2. 8.3.8.2  アナログ PLL (APLL1、APLL2)
        3. 8.3.8.3  APLL のリファレンスの経路
          1. 8.3.8.3.1 APLL の XO ダブラ
          2. 8.3.8.3.2 APLL1 の XO リファレンス (R) 分周器
          3. 8.3.8.3.3 APLL2 リファレンス (R) 分周器
        4. 8.3.8.4  APLL の位相周波数検出器 (PFD) とチャージ ポンプ
        5. 8.3.8.5  APLL の帰還分周器の経路
          1. 8.3.8.5.1 SDM を備えた APLL1N デバイダ
          2. 8.3.8.5.2 SDM を備えた APLL2N デバイダ
        6. 8.3.8.6  APLL のループ フィルタ (LF1、LF2)
        7. 8.3.8.7  APLL の電圧制御発振器 (VCO1、VCO2)
          1. 8.3.8.7.1 VCO 較正
        8. 8.3.8.8  APLL の VCO クロック分配の経路 (P1、P2)
        9. 8.3.8.9  DPLL のリファレンス (R) 分周器の経路
        10. 8.3.8.10 DPLL の時間 / デジタル コンバータ (TDC)
        11. 8.3.8.11 DPLL のループ フィルタ (DLF)
        12. 8.3.8.12 DPLL の帰還 (FB) 分周器の経路
      9. 8.3.9  出力クロックの分配
      10. 8.3.10 出力チャネル マルチプレクサ
      11. 8.3.11 出力分周器 (OD)
      12. 8.3.12 クロック出力 (OUTx_P/N)
        1. 8.3.12.1 AC 差動出力 (AC-DIFF)
        2. 8.3.12.2 HCSL 出力
        3. 8.3.12.3 1.8V LVCMOS 出力
        4. 8.3.12.4 LOL 中の出力の自動ミュート
      13. 8.3.13 出力クロックの起動時のグリッチなし
      14. 8.3.14 クロック出力のインターフェイスと終端
      15. 8.3.15 出力同期 (SYNC)
      16. 8.3.16 1PPS 入力から出力の位相整列 (PRIREF から OUT7 同期)
        1. 8.3.16.1 PRIREF と OUT7 の同期位相の計算
    4. 8.4 デバイスの機能モード
      1. 8.4.1 デバイスの起動
        1. 8.4.1.1 デバイス パワーオン リセット (POR)
        2. 8.4.1.2 PLL の起動シーケンス
        3. 8.4.1.3 HW_SW_CTRL ピンの機能
        4. 8.4.1.4 EEPROM の使用
      2. 8.4.2 PLL の動作モード
        1. 8.4.2.1 フリーランニング モード
        2. 8.4.2.2 ロックの獲得
        3. 8.4.2.3 ロック モード
        4. 8.4.2.4 ホールドオーバ モード
      3. 8.4.3 デジタル制御発振器 (DCO) モード
        1. 8.4.3.1 DCO の周波数ステップ サイズ
        2. 8.4.3.2 DCO 直接書き込みモード
    5. 8.5 プログラミング
      1. 8.5.1 インターフェイスと制御
      2. 8.5.2 I2C シリアル通信
        1. 8.5.2.1 I2C ブロックのレジスタ転送
      3. 8.5.3 SPI シリアル通信
        1. 8.5.3.1 SPI ブロックのレジスタ転送
      4. 8.5.4 レジスタ マップと EEPROM マップの生成
      5. 8.5.5 レジスタの一般的なプログラミング シーケンス
      6. 8.5.6 EEPROM のプログラミング フロー
        1. 8.5.6.1 方法 1 (レジスタのコミット) を使用した EEPROM のプログラミング
          1. 8.5.6.1.1 レジスタのコミットを使用した SRAM の書き込み
          2. 8.5.6.1.2 EEPROM のプログラミング
        2. 8.5.6.2 方法 2 (直接書き込み) を使用した EEPROM のプログラミング
          1. 8.5.6.2.1 直接書き込みを使用した SRAM の書き込み
          2. 8.5.6.2.2 EEPROM の‌ユーザー プログラマブルなフィールド
      7. 8.5.7 SRAM の読み取り
      8. 8.5.8 EEPROM の読み取り
      9. 8.5.9 EEPROM スタートアップ モードのデフォルト設定
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 デバイスの起動シーケンス
      2. 9.1.2 電源切断 (PDN) ピン
      3. 9.1.3 電源レール シーケンシング、電源ランプ レート、および混在電源ドメイン
        1. 9.1.3.1 電源の混在
        2. 9.1.3.2 パワーオン リセット (POR) 回路
        3. 9.1.3.3 単一電源レールからの電源投入
        4. 9.1.3.4 分割電源レールからの電源投入
        5. 9.1.3.5 非単調または低速の電源投入時上昇
      4. 9.1.4 低速または遅延 XO 起動
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 設計のベスト プラクティス
    4. 9.4 電源に関する推奨事項
      1. 9.4.1 電源バイパス
      2. 9.4.2 デバイスの電流および消費電力
        1. 9.4.2.1 消費電流の計算
        2. 9.4.2.2 消費電力の計算
        3. 9.4.2.3 例
    5. 9.5 レイアウト
      1. 9.5.1 レイアウトのガイドライン
      2. 9.5.2 レイアウト例
      3. 9.5.3 熱に関する信頼性
        1. 9.5.3.1 PCB 温度は最高 105℃までサポート
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイス サポート
      1. 10.1.1 TICS Pro
    2. 10.2 ドキュメントのサポート
      1. 10.2.1 関連資料
    3. 10.3 ドキュメントの更新通知を受け取る方法
    4. 10.4 サポート・リソース
    5. 10.5 商標
    6. 10.6 静電気放電に関する注意事項
    7. 10.7 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • RGZ|48
サーマルパッド・メカニカル・データ
発注情報

5 ピン構成および機能

図 5-1 RGZ パッケージ48 ピン VQFN上面図
表 5-1 ピンの機能
ピンタイプ(1)説明
名称番号
電源
GNDPADGグランド / サーマルパッド。
適切な電気的性能と熱性能を得るために、露出したパッドを PCB グランドに接続します。IC のグランド パッドを PCB のグランド層に接続するために、5×5 のビア パターンを使用することが推奨されています。
VDD_IN5Pプライマリ リファレンス (PRIREF) およびセカンダリ リファレンス (SECREF) 入力のコア電源 (3.3V)。
コンデンサをピンのできるだけ近くに配置します。推奨値は 0.1uF です。
VDD_XO33PXO 入力用のコア電源 (3.3V)。
コンデンサをピンのできるだけ近くに配置します。推奨値は 0.1uF です。
VDD_PLL127PPLL1、PLL2、デジタル ブロックのコア電源 (3.3V)。
コンデンサは、できるだけピンの近くに配置します。推奨値は 0.1uF です。
VDD_PLL236P
VDD_DIG4P
VDDO_0118P出力クロック (OUT0～OUT7) 用の出力電源(1.8 V、2.5 V、または 3.3 V)。
コンデンサをピンのできるだけ近くに配置します。推奨値は 0.1uF です。対応する出力クロックを使用しない場合は、電源ピンをフローティング (接続なし) のままにできます。ピンの出力電源電圧レベルは、VDDO_x ピン間で混在させることも、同じにすることもできます。電源の混在 を参照してください。
VDDO_2319P
VDDO_437P
VDDO_540P
VDDO_643P
VDDO_746P
コア ブロック
LF129AAPLL1 用の外部ループ フィルタ コンデンサ。
各ピンに近くにコンデンサを配置します。推奨値は 0.47µF です (APLL LBW = 1.0kHz)。
LF234A APLL2 用の外部ループ フィルタ コンデンサ。
各ピンに近くにコンデンサを配置します。推奨値は 0.1µF です (APLL LBW = 500kHz)。
CAP_PLL128AAPLL1 用の外部 LDO バイパス コンデンサ。コンデンサは、できるだけピンの近くに配置します。推奨値は 10µF です。
CAP_PLL235A APLL2 用の外部 LDO バイパス コンデンサ。コンデンサは、できるだけピンの近くに配置します。推奨値は 10µF です。
CAP_DIG3A デジタル コア ロジック用外付け LDO バイパス コンデンサ。コンデンサは、できるだけピンの近くに配置します。推奨値は 10µF です。
入力ブロック
PRIREF_P6IDPLL プライマリおよびセカンダリ リファレンスクロック入力。
各入力ペアは、DPLL 用リファレンスとして、差動入力およびシングル エンド入力の両方に対応しています。各入力ペアには内部終端を備えたプログラマブルな入力タイプがあり、AC 結合および DC 結合クロックの両方をサポートします。N 入力をグランドにプルダウンして、シングル エンドの LVCMOS クロックを P 入力に印加できます。未使用の入力ペアはフローティングのままにすることが可能。

低周波入力 (2kHz 未満)の場合、ノイズ耐性を向上させるために、内部 AC 結合コンデンサを無効にしてください。差動入力および LVCMOS 入力は、レシーバに対して DC 結合で接続できます。


プログラマブル入力タイプについては、リファレンス入力 (PRIREF_P/N と SECREF_P/N)に詳述します。
PRIREF_N7I
SECREF_P10I
SECREF_N11I
XO_P31IXO/TCXO/OCXO 入力。
この入力ペアは、APLL 用のリファレンスとして、低ジッタのローカル発信器からの差動クロック信号またはシングル エンド クロック信号を入力できます。この入力には内部終端を備えたプログラマブルな入力タイプがあり、AC 結合および DC 結合クロックの両方をサポートします。シングルエンドの LVCMOS クロック(最大 2.5 V)は、N 入力をグランドにプルダウンした状態で、P 入力に印加できます。低周波数の TCXO または OCXO を使用して、フリーラン / ホールドオーバー モード時にクロック出力周波数の精度と安定性を設定することができます。

DPLL がイネーブルなら、XO 周波数は VCO1 周波数と整数以外の関係を持つ必要があるため、APLL1 は分数モードで動作できます (DPLL を適切に動作させるために必要)。DPLL が無効化されている場合、XO の周波数は VCO1 の周波数に対して、整数比または非整数比のいずれの関係でも構いません。
プログラマブルな入力タイプと周波数オプションについては、発振器入力 (XO_P/N) に詳細を示しています。
XO_N32I
出力ブロック
OUT0_P14Oクロック出力 0 ～ 3 バンク。
プログラム可能なそれぞれの出力ドライバペアは、AC-LVDS、AC-CML、AC-LVPECL 、HCSL をサポートできます。
未使用の差動出力は、有効なまま使用する場合は終端する必要があり、フローティングのままにする場合はレジスタで無効化する必要があります。
出力クロストークを最小限に抑えるため、PLL1 のクロックには OUT[0:3] バンクを使用することが推奨されます。
OUT0_N15O
OUT1_P17O
OUT1_N16O
OUT2_P20O
OUT2_N21O
OUT3_P23O
OUT3_N22O
OUT4_P39Oクロック出力 4 ～ 7 バンク。
プログラム可能な出力ドライバ ペアは、AC-LVDS、AC-CML、AC-LVPECL、HCSL、 1.8V の LVCMOS クロック (ペアごとに 1 または 2) をサポートしています。
未使用の差動出力は、有効なまま使用する場合は終端する必要があり、フローティングのままにする場合はレジスタで無効化する必要があります。
出力クロストークを最小限に抑えるため、PLL2 のクロックには OUT[4:7] バンクを使用することが推奨されます。PLL2 を使用しない場合、PLL2 からのクロスカップリングの影響を受けることなく、OUT[4:7] バンクを PLL1 クロックに使用できます。
OUT4_N38O
OUT5_P42O
OUT5_N41O
OUT6_P45O
OUT6_N44O
OUT7_P48O
OUT7_N47O
ロジック制御 / ステータス (2)(3)
HW_SW_CTRL9Iデバイス スタートアップ モード選択 (3 レベル、1.8V 互換)。
この入力はデバイスのスタートアップ モードを選択し、レジスタ、シリアル インターフェイス、およびロジック ピン機能の初期化に使用されるメモリ ページを決定します。入力レベルは、デバイスのパワーオン リセット (POR) 時にのみサンプリングされます。
スタートアップ モードの説明とロジック ピンの機能については、表 8-10を参照してください。
PDN13Iデバイス パワーダウン (アクティブ Low)。
PDN が Low に引き下げられると、デバイスはハード リセット状態となり、シリアル インターフェイスを含むすべてのブロックがパワーダウンします。PDN が High に引き上げられると、HW_SW_CTRL で選択されたデバイス モードに従ってデバイスが起動し、すべての内部回路が初期状態にリセットされたうえで通常動作を開始します。
SDA/SDI25I/OI2C シリアル データ I/O (SDA) または SPI シリアル データ入力 (SDI)。表 8-10 を参照してください。
HW_SW_CTRL が 0 または 1 の場合、シリアル インターフェイスは I2C です。SDA および SCL ピン (オープン ドレイン) には、外付けの I2C プルアップ抵抗が必要です。デフォルトの 7 ビットの I2C アドレスは 11001xxb で、MSB ビット (11001b) はオンチップ EEPROM から初期化され、LSB ビット (xxb) はロジック入力ピンによって決定されます。HW_SW_CTRL が 0 の場合、LSB は POR 時の GPIO1 入力状態 (3 レベル) によって決定されます。HW_SW_CTRL が 1 の場合、LSB は 00b に固定されます。
HW_SW_CTRL がフローティングの場合、シリアル インターフェイスは SDI、SCK、SCS、SDO 各ピンを使用する SPI (4 線式、モード 0) です。
SCL/SCK26II2C シリアル クロック入力 (SCL) または SPI シリアル クロック入力 (SCK)。表 8-10 を参照してください。
GPIO0/SYNCN12Iマルチファンクション入力または出力。
表 8-10 を参照してください。
GPIO1/SCS24I
GPIO2/SDO/FINC
30I/O
STATUS01I/Oステータス出力 0 および 1。
各出力は、プログラム可能なステータス信号選択、ドライバの種類 (3.3V LVCMOS またはオープンドレイン) 、ステータス極性を備えています。オープン ドレイン には外付けプルアップ抵抗が必要です。使このピンをフローティングのままにします。
I2C モードでは、STATUS1/FDEC ピンは DCO モード制御入力ピンとして機能できます。表 8-10 を参照してください。
STATUS1/
FDEC		2I/O
REFSEL8I手動 DPLL リファレンス クロック入力選択。(3 レベル、1.8V 互換)。
REFSEL = 0 (PRIREF) 、1 (SECREF) 、または浮動小数点または VIM (自動選択)。この制御ピンは、レジスタのデフォルトまたはプログラムでイネーブルにする必要があります。使このピンをフローティングのままにします。
(1) G = グランド、P = 電源、I = 入力、O = 出力、I/O = 入出力、A = アナログ。
(2) 内部抵抗：PDN ピンには、VDD_IN への 200kΩ のプルアップ抵抗が内蔵されています。HW_SW_CTRL、GPIO、REFSEL、STATUS ピンには、PDN = 0 の場合は VIM (約 0.8V) への 150kΩ バイアス、または PDN = 1 の場合は 400kΩ プルダウンがあります。
(3) 特に記述のない限り以下のとおり：ロジック入力は 2 レベル、1.8V 互換入力です。ロジック出力は 3.3V LVCMOS レベルです。