JAJSTE0A March 2024 – December 2025 LMK05318B-Q1
PRODUCTION DATA
デバイスごとのパッケージ図は、PDF版データシートをご参照ください。
APLL1 は 24 ビット (プログラム可能) または40 ビット (固定) の分数 N デバイダを備えており、APLL2 には 24 ビット (プログラマブル) の分周器があり、高分解能の周波数合成と、非常に低い位相ノイズとジッタをサポートします。APLL1 は、DPLL モードにおいてシグマ デルタ モジュレータ (SDM) 制御を介して VCO1 の周波数を調整する機能を備えています。APLL2 は、VCO2 周波数を VCO1 周波数にロックする機能を備えています。
フリーラン モードでは、APLL1 は XO 入力を VCO1 の初期リファレンス クロックとして使用します。APLL1 の PFD は、フラクショナル N 分周されたクロックをリファレンス クロックと比較し、制御信号を生成します。この制御信号は APLL1 のループ フィルタによってフィルタリングされ、VCO1 の制御電圧を生成して出力周波数を設定します。SDM では N 分圧比を変調して、PFD 入力と VCO 出力との間で目的の分周比が得られます。APLL2 は APLL1 と同様に動作しますが、APLL2 のリファレンスは VCO1 クロックまたは XO クロックのいずれかをユーザーが選択できます。
DPLL モードでは、APLL1 のフラクショナル SDM は DPLL ループによって制御され、VCO1 の周波数を DPLL のリファレンス入力にロックさせるように引き込みます。APLL2 が VCO1 からリファレンスを生成する場合、APLL2 のフラクショナル N 分周比によって合成誤差が生じない限り、VCO2 は実質的に DPLL のリファレンス入力にロックされます。