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  • LMK1D210x 低付加ジッタ LVDS バッファ

    • JAJSN78A October   2021  – January 2022 LMK1D2106 , LMK1D2108

      PRODUCTION DATA  

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  • LMK1D210x 低付加ジッタ LVDS バッファ
  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 Revision History
  5. 5 Pin Configuration and Functions
  6. 6 Specifications
    1. 6.1 Absolute Maximum Ratings
    2. 6.2 ESD Ratings
    3. 6.3 Recommended Operating Conditions
    4. 6.4 Thermal Information
    5. 6.5 Electrical Characteristics
    6. 6.6 Typical Characteristics
  7. 7 Parameter Measurement Information
  8. 8 Detailed Description
    1. 8.1 Overview
    2. 8.2 Functional Block Diagram
    3. 8.3 Feature Description
      1. 8.3.1 Fail-Safe Input
    4. 8.4 Device Functional Modes
      1. 8.4.1 LVDS Output Termination
      2. 8.4.2 Input Termination
  9. 9 Application and Implementation
    1. 9.1 Application Information
    2. 9.2 Typical Application
      1. 9.2.1 Design Requirements
      2. 9.2.2 Detailed Design Procedure
      3. 9.2.3 Application Curves
  10. 10Power Supply Recommendations
  11. 11Layout
    1. 11.1 Layout Guidelines
    2. 11.2 Layout Examples
  12. 12Device and Documentation Support
    1. 12.1 Documentation Support
      1. 12.1.1 Related Documentation
    2. 12.2 Receiving Notification of Documentation Updates
    3. 12.3 サポート・リソース
    4. 12.4 Trademarks
    5. 12.5 Electrostatic Discharge Caution
    6. 12.6 Glossary
  13. 13Mechanical, Packaging, and Orderable Information
  14. 重要なお知らせ

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
  • RGZ|48
    • MPQF123F
サーマルパッド・メカニカル・データ
  • RGZ|48
    • QFND014T
発注情報
  • jajsn78a_oa
  • jajsn78a_pm
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  • Card with all content

 

DATA SHEET

LMK1D210x 低付加ジッタ LVDS バッファ

このリソースの元の言語は英語です。 翻訳は概要を便宜的に提供するもので、自動化ツール (機械翻訳) を使用していることがあり、TI では翻訳の正確性および妥当性につきましては一切保証いたしません。 実際の設計などの前には、ti.com で必ず最新の英語版をご参照くださいますようお願いいたします。

1 特長

  • 高性能 LVDS クロック・バッファ・ファミリ：最大 2GHz
    • デュアル 1：6 差動バッファ
    • デュアル 1：8 差動バッファ
  • 電源電圧：1.71V～3.465V
  • 小さい付加ジッタ：156.25MHz 時、12kHz～20MHz の範囲で最大 60fs RMS
    • 非常に小さい位相ノイズ・フロア：-164dBc/Hz (標準値)
  • 非常に小さい伝搬遅延：575ps (最大値)
  • 出力スキュー：20ps (最大値)
  • 高スイング LVDS (昇圧モード)：AMP_SEL = 1 の場合、500mV VOD (標準値)
  • EN ピンによるバンクのイネーブル / ディスエーブル
  • フェイルセーフ入力動作
  • ユニバーサル入力は LVDS、LVPECL、LVCMOS、HCSL、CML の信号レベルに対応
  • LVDS リファレンス電圧 VAC_REF は、容量性結合入力に使用可能
  • 産業用温度範囲：–40℃～105℃
  • 以下に示すパッケージで供給

    • LMK1D2106：6mm × 6mm、40 ピン VQFN (RHA)

    • LMK1D2108：7mm × 7mm、48 ピン VQFN (RGZ)

2 アプリケーション

  • テレコミュニケーションおよびネットワーク機器
  • 医療用画像処理
  • 試験 / 測定機器
  • ワイヤレス・インフラ
  • 業務用オーディオ、ビデオ、サイネージ

3 概要

LMK1D210x クロック・バッファは、2 つのクロック入力 (IN0 および IN1) を、合計 16 ペアの差動 LVDS クロック出力 (OUT0～OUT15) (LMK1D2108 の場合) 、または12 ペアの差動 LVDS クロック出力 (OUT0～OUT11) (LMK1D2106 の場合) に分配します。このとき、クロック分配のスキューを最小限に抑えます。各バッファ・ブロックは 1 つの入力と最大 6 つ (LMK1D2106) または 8 つ (LMK1D2108) の LVDS 出力で構成されます。入力は LVDS、LVPECL、HCSL、CML、LVCMOS のいずれかに対応可能です。

LMK1D210x は、50Ω 伝送経路の駆動に特化して設計されています。シングルエンド・モードで入力を駆動する場合は、未使用の負入力ピンに適切なバイアス電圧を印加する必要があります (Figure 8-6 参照)。

制御ピン (EN) を使用して、出力バンクをイネーブルまたはディセーブルできます。このピンがオープンのままの場 合、両方のバンク出力がイネーブルになります。制御ピンがロジック「0」の場合、両方のバンク出力がディセーブルになります (静的ロジック「0」)。制御ピンがロジック「1」の場合、一方のバンクの出力がディセーブルになりますが、他のバンクの出力はイネーブルになります。このデバイスは、フェイルセーフ機能をサポートしています。さらに、このデバイスは入力ヒステリシスを備えており、入力信号が存在しないときに出力がランダムに発振することを防止します。

このデバイスは、1.8V、2.5V または 3.3V 電源で動作し、-40℃～105℃ (周囲温度) で動作が規定されています。

製品情報
部品番号(1)パッケージ本体サイズ (公称)
LMK1D2106VQFN (40)6.00mm × 6.00mm
LMK1D2108VQFN (48)7.00mm × 7.00mm
(1) 利用可能なすべてのパッケージについては、このデータシートの末尾にある注文情報を参照してください。
アプリケーションの例

4 Revision History

Changes from Revision * (October 2021) to Revision A (January 2022)

  • 「特長」に「フェイルセーフ入力動作」を追加 Go
  • Added Fail-Safe Input sectionGo

5 Pin Configuration and Functions



Figure 5-1 LMK1D2106: RHA Package 40-Pin VQFN Top View


Figure 5-2 LMK1D2108: RGZ Package 48-Pin VQFN Top View
Table 5-1 Pin Functions
PIN TYPE(1) DESCRIPTION
NAME LMK1D2106 LMK1D2108
DIFFERENTIAL/SINGLE-ENDED CLOCK INPUT
IN0_P, IN0_N 8, 9 9, 10 I Primary: Differential input pair or single-ended input
IN1_P, IN1_N 2, 3 3, 4 I Secondary: Differential input pair or single-ended input
Note that INP0, INN0 are used indistinguishably with IN0_P, IN0_N.
BANK ENABLE
EN 1 2 I Output bank enable/disable with an internal 500-kΩ pullup and 320-kΩ pulldown. See Table 8-2.
AMPLITUDE SELECT
AMP_SEL 10 11 I Output amplitude swing select with an internal 500-kΩ pullup and 320-kΩ pulldown. See Table 8-3.
BIAS VOLTAGE OUTPUT
VAC_REF0,VAC_REF1 7, 4 8, 5 O Bias voltage output for capacitive coupled inputs. If used, TI recommends using a 0.1-µF capacitor to GND on this pin.
DIFFERENTIAL CLOCK OUTPUT
OUT0_P, OUT0_N 12, 13 14, 15 O Differential LVDS output pair number 0
OUT1_P, OUT1_N 14, 15 16, 17 O Differential LVDS output pair number 1
OUT2_P, OUT2_N 16, 17 18, 19 O Differential LVDS output pair number 2
OUT3_P, OUT3_N 18, 19 20, 21 O Differential LVDS output pair number 3
OUT4_P, OUT4_N 22, 23 22, 23 O Differential LVDS output pair number 4
OUT5_P, OUT5_N 24, 25 25, 26 O Differential LVDS output pair number 5
OUT6_P, OUT6_N 26, 27 27, 28 O Differential LVDS output pair number 6
OUT7_P, OUT7_N 28, 29 29, 30 O Differential LVDS output pair number 7
OUT8_P, OUT8_N 32, 33 31, 32 O Differential LVDS output pair number 8
OUT9_P, OUT9_N 34, 35 33, 34 O Differential LVDS output pair number 9
OUT10_P, OUT10_N 36, 37 35, 36 O Differential LVDS output pair number 10
OUT11_P, OUT11_N 38, 39 38, 39 O Differential LVDS output pair number 11
OUT12_P, OUT12_N — 40, 41 O Differential LVDS output pair number 12
OUT13_P, OUT13_N — 42, 43 O Differential LVDS output pair number 13
OUT14_P, OUT14_N — 44, 45 O Differential LVDS output pair number 14
OUT15_P, OUT15_N — 46, 47 O Differential LVDS output pair number 15
SUPPLY VOLTAGE
VDDA 6, 11, 20 7, 13, 24 P Device power supply (1.8 V, 2.5 V, or 3.3 V) for Bank 0
VDDB 5, 31, 40 6, 37, 48 P Device power supply (1.8 V, 2.5 V, or 3.3 V) for Bank 1
GROUND
GND 21, 30 1, 12 G Ground
MISC
DAP DAP DAP G Die Attach Pad. Connect to the printed circuit board (PCB) ground plane for heat dissipation.
(1) G = Ground, I = Input, O = Output, P = Power

6 Specifications

6.1 Absolute Maximum Ratings

over operating free-air temperature range (unless otherwise noted)(1)
MIN MAX UNIT
VDD Supply voltage –0.3 3.6 V
VIN Input voltage –0.3 3.6 V
VO Output voltage –0.3 VDD + 0.3 V
IIN Input current –20 20 mA
IO Continuous output current –50 50 mA
TJ Junction temperature 135 °C
Tstg Storage temperature (2) –65 150 °C
(1) Stresses beyond those listed under Absolute Maximum Rating may cause permanent damage to the device. These are stress ratings only, which do not imply functional operation of the device at these or any other conditions beyond those indicated under Recommended Operating Condition. Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability.
(2) Device unpowered

6.2 ESD Ratings

VALUE UNIT
V(ESD) Electrostatic discharge Human body model (HBM), per ANSI/ESDA/JEDEC JS-001, all pins(1) ±3000 V
Charged device model (CDM), per ANSI/ESDA/JEDEC JS-002, all pins(2) ±1000
(1) JEDEC document JEP155 states that 500-V HBM allows safe manufacturing with a standard ESD control process.
(2) JEDEC document JEP157 states that 250-V CDM allows safe manufacturing with a standard ESD control process.

6.3 Recommended Operating Conditions

over operating free-air temperature range (unless otherwise noted)
MIN NOM MAX UNIT
VDD Core supply voltage 3.3-V supply 3.135 3.3 3.465 V
2.5-V supply 2.375 2.5 2.625
1.8-V supply 1.71 1.8 1.89
Supply Ramp Supply voltage ramp Requires monotonic ramp (10-90 % of VDD) 0.1 20 ms
TA Operating free-air temperature –40 105 °C
TJ Operating junction temperature –40 135 °C

 
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