LMK3H0102 では、あらゆる側面の設計がわかりやすく、周波数プランニングや部品プログラミングを支援するソフトウェア サポートが利用できます。この設計手順では、プロセスの概要をわかりやすく説明しています。
- 周波数プランニング
- LMK3H0102 の構成を設計する第一歩は、必要な出力周波数を生成するために求められる FOD 周波数を決定することです。プロセスは次のとおりです。
- 出力周波数が 200MHz を超える場合、周波数は両方同じでなければならず、SSC を使用することはできません。周波数が異なる場合、または SSC が必要な場合は、この周波数計画はデバイスではサポートできません。
- 200MHz を超える同じ周波数が 2 つある場合、エッジ コンバイナをイネーブルにし、FOD 分周器値を一致させる必要があり、REF_CLK を使用する場合は、いずれかの FOD をソースとすることができます。
- 両方の出力周波数が同じで、SSC 設定も同じ場合 (つまり、両方とも SSC を使用しているか、両方とも SSC を使用していない場合)、1 つの FOD だけが必要です。
- 両方の出力周波数が異なる場合でも、SSC 設定が同じであれば、両出力を FOD で共有し、電流を節約できます。両方の周波数が、単一の有効な FOD 周波数をチャネル分周器オプションで分周することで生成できる場合、2 番目の FOD は ディスエーブルにできます。それ以外の場合は、両方の FOD を使用する必要があります。両方の出力で SSC が必要な場合は、この周波数計画は LMK3H0102 デバイスではサポートできません。
- 一方の出力で SSC が必要で、もう一方の出力で SSC が必要でない場合、SSC 出力は FOD0 を使用し、非 SSC 出力は FOD1 を使用する必要があります。
- SSC が使用されている場合、アプリケーションに事前設定済みダウン スプレッド変調、カスタムのダウンスプレッド変調、センター スプレッド変調が必要かどうかを決定します。カスタム構成が必要な場合は、「拡散スペクトラム クロック処理」に規制されているステップに従ってください。
- デジタル クロック周波数ができるだけ 50MHz に近い値になるように、デジタル クロック分周器を設定します。
- REF_CTRL ピンの機能を決定します。追加の LVCMOS リファレンス クロックとして使用する場合は、REF_CLK 出力の分周器の範囲が /2、/4、または /8 のいずれかに限られているため、FOD0 と FOD1 の周波数に基づいて目標とする周波数が生成できることを確認します。
- FOD0 で SSC を使用し、REF_CLK ソースが FOD0 である場合、この出力にも SSC が含まれることに注意してください。
- 出力フォーマットの設定
- 必要な出力フォーマットは、システムで必要とされるクロック フォーマットに基づいています。PCIe アプリケーションでは、これはほとんどの場合 100MHz LP-HCSL クロックです。内部終端抵抗の値は、インピーダンスがレシーバの入力インピーダンスと一致するように選択される必要があります。AC-LVDS と DC-LVDS では終端方法が異なることに注意してください。AC-LVDS レシーバには、LMK3H0102 からの AC-LVDS 出力が必要です。
- 差動出力の場合、スルーレートは最も遅い範囲 (1.4V/ns～2.7V/ns) から最も速い範囲 (2.3V/ns～3.5V/ns) まで選択できます。
- どちらの終端方式の LP-HCSL 出力の場合も、振幅は 625mV～950mV の範囲で選択できます。
- LVCMOS 出力の場合、P 位相と N 位相は同相、逆位相、または個別にイネーブルまたは ディスエーブルにできます。これにより、OUT0、OUT1、および REF_CTRL ピンの間に最大 5 つの LVCMOS クロックを生成できます。
- LVCMOS 出力の場合、VDDO_x 電圧は、VDD が 1.8V または 2.5V のときは、VDD 電圧と一致している必要があります。
- 出力イネーブル動作
- 出力イネーブル ピンはデフォルトではアクティブ Low で、GND への内部プルダウン抵抗が備わっています。この機能が不要な場合は、OE_PIN_POLARITY を 0 に設定して、OE ピンの動作をアクティブ High に変更できます。これを行うと、内部プルダウンはディスエーブルになり、VDD への内部プルアップが使用されます。
- 両方の出力がディスエーブルになっていることが、デバイスが低消費電力モードに移行していることを意味するかどうかを判定します。これによって電流は節約できますが、PCIe 向けのクロック処理など、クロックを素早くオンに戻さなければならないアプリケーションについては、低消費電力モードは推奨されません。
PCIe の例では、次の設定が必要です。
- 1 つの FOD を使用して、両方の LP-HCSL 出力を生成できます。したがって、FOD0 は出力周波数が 200MHz に、チャネル分周器 0 は 2 分周に設定できます。または、FOD0 は 4 分周で 400MHz に設定することもできます。どちらの構成も有効です。両方の出力ドライバはチャネル分周器 0 を選択し、両方とも LP-HCSL に設定されます。
- ステート マシンのクロックを適切に設定するには、DIG_CLK_N_DIV を 2 に設定する必要があります。ステート マシンのクロックは、この周波数を超えない範囲で、できるだけ 50MHz に近い値にする必要があります。式 9 に、デジタル ステートマシンの周波数、CH0_FOD_SEL マルチプレクサで選択された周波数、DIG_CLK_N_DIV フィールドの関係を示します。デバイスが低電力状態にある場合にのみ、DIG_CLK_N_DIV フィールドを書き込みます。
- FOD0 は 100MHz に加えて 33MHz をサポートできないため、FOD1 を使用して 33MHz の LVCMOS クロックを生成できます。REF_CLK 分周器のオプションは、2 分周、4 分周、8 分周 です。2 分周は有効な構成になりませんが、132MHz の 4 分周と 264MHz の 8 分周はどちらも有効なオプションです。
式 9.
ここで、FDIG はデジタル ステート マシン クロック周波数、FCH0_FOD_SEL は CHO_FOD_SEL マルチプレクサによって選択された周波数です。