LMK3H0102 の I²C ポートは、ペリフェラル デバイスとして機能し、100kHz のスタンダード モード動作と 400kHz のファスト モード動作の両方をサポートしています。ファスト モードでは、制御信号にグリッチ耐性の要件が課されます。このため、入力レシーバは持続時間 50ns 未満のパルスを無視します。I ²C のタイミング要件は、「I2C インターフェイス仕様」に規定されています。図 7-9 に、タイミング図を示します。

図 7-9 I²C のタイミング図

LMK3H0102 は、I²C パケットの一部として送信される 7 ビットのペリフェラル アドレスを介してアクセスされます。一致するペリフェラル アドレスを持つデバイスのみが、その後の I²C コマンドに応答します。I²C モードでは、LMK3H0102 は FMT_ADDR のピン ストラップ (VDD、GND、SDA、SCL に接続) に基づいて、最大 4 つの独自のペリフェラル デバイスが I2C バスを占有できるようにします。デフォルトでは、デバイスのペリフェラル アドレスは 0b11010xx です (2 つの LSB は FMT_ADDR ピンで決定)。完全なアドレスは I²C を介して構成可能です。

I²C インターフェイスを介したデータ転送中には、転送されるデータ ビットごとに 1 つのクロック パルスが生成されます。SDA ラインのデータは、クロックの High 期間中は安定している必要があります。データ ラインの High または Low の状態は、SCL ラインのクロック信号が Low のときのみ変化します。データ転送の開始条件は、SCL が High のときに SDA ラインが High から Low に遷移することによって特定されます。データ転送の終了条件は、SCL が High のときに SDA ラインが Low から High に遷移することによって特定されます。開始条件と終了条件は、常にコントローラによって開始されます。SDA ラインの各バイトは 8 ビット長でなければなりません。各バイトの後にはアクノリッジ ビットが続き、バイトは MSB から送信されます。LMK3H0102 には、8 ビットのレジスタ アドレスと、それに続く 16 ビットのデータ ワードがあります。

アクノリッジビット (A) または非アクノリッジ ビット (A’) は、8 ビットのデータ バイトに付随する 9 番目のビットであり、常にレシーバによって生成され、バイトが受信された (A = 0) または受信されなかった (A’ = 0) ことをトランスミッタに通知します。A = 0 は、9 回目のクロック パルスの間に SDA ラインを Low にすることで実行され、A’ = 0 は、9 回目のクロック パルスの間に SDA ラインを High のままにすることで実行されます。

I²C コントローラは、シリアル バスに接続されているすべてのペリフェラル デバイスからの応答を開始する開始条件をアサートすることで、データ転送を開始します。コントローラが SDA ラインを介して送信した 8 ビットのアドレス バイト (7 ビットのペリフェラル アドレス (MSB ファースト) と R/W’ ビットで構成) に基づき、送信されたアドレスに対応するアドレスを持つデバイスが、アクノリッジ ビットを送信することで応答します。バス上の他のすべてのデバイスは、選択されたデバイスがコントローラとのデータ転送を待機している間、アイドル状態のままです。

データ転送が行われると、終了条件が確立されます。書き込みモードでは、コントローラは、ペリフェラルからの最後のデータ バイトのアクノリッジビットに続く、10 回目のクロック パルスの間に、データ転送を終了するための終了条件をアサートします。読み取りモードでは、コントローラはペリフェラルから最後のデータバイトを受信しますが、9 回目のクロック パルスの間は SDA を Low にしません。これは非アクノリッジ ビットとして周知されています。非アクノリッジ ビットを受信することで、ペリフェラルはデータ転送が終了したことを把握して、アイドル モードに移行します。次に、コントローラは 10 回目のクロック パルスの前の Low 期間中にデータ ラインを Low にし、10 回目のクロック パルスの間に High にして終了条件をアサートします。図 7-10 と図 7-11 に、LMK3H0102 を使用したブロック書き込みとブロック読み取りのシーケンスをそれぞれ示します。

図 7-10 ブロック書き込みの汎用シーケンス

図 7-11 ブロック読み取りの汎用シーケンス