JAJSS15E November   2023  – October 2025 LMK3H0102

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 I2C インターフェイス仕様
  7. 6 パラメータ測定情報
    1. 6.1 出力フォーマットの構成
    2. 6.2 差動電圧測定に関する用語
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 デバイス ブロック レベルの説明
      2. 7.3.2 デバイス構成の制御
      3. 7.3.3 OTP モード
      4. 7.3.4 I2C モード
    4. 7.4 デバイスの機能モード
      1. 7.4.1 フェイルセーフ入力
      2. 7.4.2 分数出力分周器
        1. 7.4.2.1 FOD 動作
        2. 7.4.2.2 エッジ コンバイナ
        3. 7.4.2.3 デジタル ステート マシン
        4. 7.4.2.4 拡散スペクトラム クロック処理
        5. 7.4.2.5 整数境界スプリアス
      3. 7.4.3 出力動作
        1. 7.4.3.1 出力フォーマットの選択
          1. 7.4.3.1.1 出力フォーマットのタイプ
            1. 7.4.3.1.1.1 LP-HCSL の終端
        2. 7.4.3.2 出力スルーレート制御
        3. 7.4.3.3 REF_CTRL の動作
      4. 7.4.4 出力イネーブル
        1. 7.4.4.1 出力イネーブルの制御
        2. 7.4.4.2 出力イネーブルの極性
        3. 7.4.4.3 個別の出力イネーブル
        4. 7.4.4.4 出力ディスエーブルの動作
      5. 7.4.5 デバイスのデフォルト設定
    5. 7.5 プログラミング
      1. 7.5.1 I2C シリアル インターフェイス
      2. 7.5.2 ワンタイム プログラミング シーケンス
  9. 8 デバイスのレジスタ
    1. 8.1 レジスタ マップ
      1. 8.1.1  R0 レジスタ (アドレス = 0x0) [リセット = 0x0861/0x0863]
      2. 8.1.2  R1 レジスタ (アドレス = 0x1) [リセット = 0x5599]
      3. 8.1.3  R2 レジスタ (アドレス = 0x2) [リセット = 0xC28F]
      4. 8.1.4  R3 レジスタ (アドレス = 0x3) [リセット = 0x1801]
      5. 8.1.5  R4 レジスタ (アドレス = 0x4) [リセット = 0x0000]
      6. 8.1.6  R5 レジスタ (アドレス = 0x5) [リセット = 0x0000]
      7. 8.1.7  R6 レジスタ (アドレス = 0x6) [リセット = 0x0AA0]
      8. 8.1.8  R7 レジスタ (アドレス = 0x7) [リセット = 0x6503]
      9. 8.1.9  R8 レジスタ (アドレス = 0x8) [リセット = 0xC28F]
      10. 8.1.10 R9 レジスタ (アドレス = 0x9) [リセット = 0x3166]
      11. 8.1.11 R10 レジスタ (アドレス = 0xA) [リセット = 0x0010]
      12. 8.1.12 R11 レジスタ (アドレス = 0xB) [リセット = 0x0000]
      13. 8.1.13 R12 レジスタ (アドレス = 0xC) [リセット = 0xE800]
      14. 8.1.14 R146 レジスタ (アドレス = 0x92) [リセット = 0x0000]
      15. 8.1.15 R147 レジスタ (アドレス = 0x93) [リセット = 0x0000]
      16. 8.1.16 R148 レジスタ (アドレス = 0x94) [リセット = 0x0000]
      17. 8.1.17 R238 レジスタ (アドレス = 0xEE) [リセット = 0x0000]
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 アプリケーションのブロック図の例
      2. 9.2.2 設計要件
      3. 9.2.3 詳細な設計手順
      4. 9.2.4 例：出力周波数の変更
      5. 9.2.5 クロストーク
      6. 9.2.6 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 パワーアップ シーケンシング
      2. 9.3.2 電源入力のデカップリング
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
  • RER|16
サーマルパッド・メカニカル・データ
発注情報

5.5 電気的特性

VDD = VDDO = 1.8V、2.5V、または 3.3V ± 5%、TA = TA,min～TA,max
パラメータ テスト条件 最小値 標準値 最大値 単位
周波数安定性
∆ftotal 総合的な周波数安定性 温度変化、25℃ での 10 年の経年劣化、半田付けによる変動、ヒステリシス、初期周波数精度など、すべての要因を含む -25 25 ppm
LP-HCSL クロック出力特性
fout 出力周波数 2.5 400 MHz
Vmin 出力 Low 電圧 (アンダーシュートを含む) -60 25 mV
Vovershoot オーバーシュート電圧。Vmax - VOH 150 mV
VOH,2.5/3.3 出力 High 電圧VDD = 2.5V または 3.3V コード = 0 563 625 688 mV
コード = 1 582 647 712 mV
コード = 2 601 668 735 mV
コード = 3 621 690 759 mV
コード = 4 641 712 783 mV
コード = 5 660 733 806 mV
コード = 6 (デフォルト) 680 755 831 mV
コード = 7 699 777 855 mV
コード = 8 718 798 878 mV
コード = 9 738 820 902 mV
コード = 10 758 842 926 mV
コード = 11 777 863 949 mV
コード = 12 797 885 974 mV
コード = 13 816 907 998 mV
コード = 14 835 928 1021 mV
コード = 15 855 950 1045 mV
VOH,1.8 出力 High 電圧VDD = 1.8V コード = 0 563 625 688 mV
コード = 1 582 647 712 mV
コード = 2 601 668 735 mV
コード = 3 621 690 759 mV
コード = 4 641 712 783 mV
コード = 5 660 733 806 mV
コード = 6 (デフォルト) 680 755 831 mV
コード = 7 699 777 855 mV
コード = 8 718 798 878 mV
コード = 9 738 820 902 mV
コード = 10 758 842 926 mV
コード = 11 777 863 949 mV
コード = 12 797 885 974 mV
コード = 13 816 907 998 mV
コード = 14 835 928 1021 mV
コード = 15 855 950 1045 mV
Zdiff LP-HCSL 静的差動インピーダンス 80.75 85 91.25 Ω
95 100 105 Ω
dV/dt 出力スルーレート (立ち上がりおよび立ち下がりエッジ) ゼロ交差点を中心に、差動波形の -150mV～+150mV で測定されます。OUTx_SLEW_RATE = 0 (1) 2.1 3.1 V/ns
ゼロ交差点を中心に、差動波形の -150mV～+150mV で測定されます。OUTx_SLEW_RATE = 0 2.3 3.5 V/ns
ゼロ交差点を中心に、差動波形の -150mV～+150mV で測定されます。OUTx_SLEW_RATE = 1 2 3.2 V/ns
ゼロ交差点を中心に、差動波形の -150mV～+150mV で測定されます。OUTx_SLEW_RATE = 2 1.7 2.8 V/ns
ゼロ交差点を中心に、差動波形の -150mV～+150mV で測定されます。OUTx_SLEW_RATE = 3 1.4 2.7 V/ns
∆dV/dt 立ち上がりエッジレートと立ち下がりエッジレートの一致 (1) を参照 3 %
ODC 出力デューティ サイクル (1) を参照 47 53 %
fout ≤ 325MHz 47 53 %
325MHz < fout ≤ 400MHz 47 53 %
tskew 出力間スキュー 同じ FOD、LP-HCSL 出力 50 ps
Vcross 絶対交差点電圧 (1) を参照 280 480 mV
∆Vcross クロック エッジ全体における Vcross の変動 (1) を参照 30 mV
|VRB| リング バック電圧の絶対値 (1) を参照 100 mV
tstable VRB が許容されるまでの時間 (1) を参照 500 ps
Jcycle-to-cycle サイクル間ジッタ、共通クロック、SSC なし (1) を参照 20 ps
Jcycle-to-cycle サイクル間ジッタ、共通クロック、-0.5% SSC (1) を参照 25 ps
tperiod_abs ジッタと SSC を含む絶対周期 (1) を参照 9.949 10 10.101 ns
tperiod_avg_CC 平均クロック周期精度、共通クロック (1) を参照 -100 2600 ppm
tperiod_avg_SRIS 平均クロック周期精度、SRIS (1) を参照 -100 1600 ppm
LVDS クロック出力特性
fout 出力周波数 2.5 400 MHz
|VOD| 差動出力電圧の定常状態の振幅 |VOUTP - VOUTN| 100Ω 外部終端 250 350 450 mV
∆Vpp-diff 相補出力状態間の差動出力電圧スイングの変化 100Ω 外部終端 50 mV
VOS 出力オフセット電圧 (同相電圧) VDDO = 3.3V、100Ω 外部終端 1.12 1.2 1.365 V
VDDO = 2.5V、100Ω 外部終端 1.1 1.2 1.345 V
VDDO = 1.8V、100Ω 外部終端 0.8 0.97 V
∆VOS 相補出力状態間の VOS の変化 50 mV
ISA、ISB 短絡電流。ジェネレータ出力端子がジェネレータ回路の共通端子に短絡されたときの電流の大きさ -24 24 mA
ISAB 短絡電流。ジェネレータ出力端子が互いに短絡されたときの電流の大きさ -12 12 mA
tR、tF 20%～80% の差動立ち上がり / 立ち下がり時間 OUTx_SLEW_RATE = 0 195 323 ps
OUTx_SLEW_RATE = 1 250 454 ps
OUTx_SLEW_RATE = 2 270 635 ps
OUTx_SLEW_RATE = 3 280 792 ps
tskew 出力間スキュー 同じ FOD、LVDS 出力 50 ps
ODC 出力デューティ サイクル 47 53 %
LVCMOS クロック 出力特性
fout 出力周波数 2.5 200 MHz
dV/dt 出力スルーレート VDDO = 3.3V ± 5%、20%～80% で測定、負荷 4.7pF 2.6 4.7 V/ns
VDDO = 2.5V ± 5%、20%～80% で測定、負荷 4.7pF 2.6 3.7 V/ns
VDDO = 1.8V ± 5%、20%～80% で測定、負荷 4.7pF 1.5 3.2 V/ns
VOH 出力 HIGH 電圧 IOH = –15mA、3.3V 時 0.8 x VDDO VDDO V
IOH = –12mA、2.5V 時
IOH = –8mA、1.8V 時
VOL 出力 LOW 電圧 IOL = 15mA 、3.3V 時 0.4 V
IOL = 12mA 、2.5V 時
IOL = 8mA 、1.8V 時
Ileak 出力リーク電流 トライステート出力。VDD = VDDO = 3.465V -5 0 5 μA
Rout 出力インピーダンス 17 Ω
ODC 出力デューティ サイクル fout ≤ 156.25MHz 45 55 %
fout > 156.25MHz 40 60 %
tskew 出力間スキュー 同じ FOD、LVCMOS 出力 50 ps
Cload 最大負荷容量 15 pF
LVCMOS REFCLK 特性
fout 出力周波数 (2) を参照 12.5(3) 200 MHz
dV/dt 出力スルーレート VDDO = 3.3V ± 5%、20%～80% で測定、負荷 4.7pF(2) 2.6 6.7 V/ns
VDDO = 2.5V ± 5%、20%～80% で測定、負荷 4.7pF(2) 1.8 4.5 V/ns
VDDO = 1.8V ± 5%、20%～80% で測定、負荷 4.7pF(2) 1 3.2 V/ns
Ileak 出力リーク電流 トライステート条件時の出力。VDD = VDDO = 3.465V(2) -5 5 μA
Rout 出力インピーダンス 17 Ω
ODC 出力デューティ サイクル fout ≤ 156.25MHz (2) 45 55 %
ODC 出力デューティ サイクル fout > 156.25MHz (2) 40 60 %
Cload 最大負荷容量 (2) を参照 15 pF
RJ ランダム ジッタ 50MHz での 12kHz～20MHz の総合ジッタ (2) 0.5 ps
SSC 特性
fout SSC をサポートする出力周波数範囲 (任意の出力フォーマット) 2.5 200 MHz
fSSC SSC 変調周波数 30 31.5 33 kHz
fSSC-deviation SSC 偏差 (変調深度) ダウン スプレッド (プログラマブル) -3 -0.1 %
センター スプレッド (プログラマブル) ±0.05 ±1.5 %
fSSC-deviation-accuracy SSC 偏差精度 fout ≤ 100MHz、ダウン スプレッド 0 0.01 %
100MHz < fout ≤ 200MHz、ダウン スプレッド 0 0.05 %
fout ≤ 100MHz、センター スプレッド 0 0.01 %
100MHz < fout ≤ 200MHz、センター スプレッド 0 0.05 %
df/dt SSC 最大周波数スルーレート 0 < fSSC-deviation ≤ –0.5% 1250 ppm/µs
ジッタ特性
JPCIe1-cc-SSC_off PCIe Gen 1 共通クロックのジッタ、SSC はオフ (ジッタ制限 = 86ps) 両方の出力で SSC ディスエーブル 0.8 ps
JPCIe1-cc-SSC_on PCIe Gen 1 共通クロックのジッタ、–0.5% ≤ SSC < 0% (ジッタ制限 = 86ps) 両方の出力で SSC イネーブル 1.4 ps
JPCIe2-cc-SSC_off PCIe Gen 2 共通クロックのジッタ、SSC はオフ (ジッタ制限 = 3ps) 両方の出力で SSC ディスエーブル 0.2 0.3 ps
JPCIe2-cc-SSC_on PCIe Gen 2 共通クロックのジッタ、–0.5% ≤ SSC < 0% (ジッタ制限 = 3ps) 両方の出力で SSC イネーブル 0.3 0.5 ps
JPCIe2-SRNS PCIe Gen 2 の SRNS ジッタ 両方の出力で SSC ディスエーブル 0.2 0.3 ps
JPCIe2-SRIS PCIe Gen 2 の SRIS ジッタ、–0.3% ≤ SSC < 0% 両方の出力で SSC イネーブル 0.3 0.5 ps
JPCIe3-cc-SSC_off PCIe Gen 3 共通クロックのジッタ、SSC はオフ (ジッタ制限 = 1ps) 両方の出力で SSC ディスエーブル 42.8 84.2 fs
JPCIe3-cc-SSC_on PCIe Gen 3 共通クロックのジッタ、–0.5% ≤ SSC < 0% (ジッタ制限 = 1ps) 両方の出力で SSC イネーブル 63.1 135.3 fs
JPCIe3-SRNS PCIe Gen 3 の SRNS ジッタ 両方の出力で SSC ディスエーブル 48.8 97.5 fs
JPCIe3-SRIS PCIe Gen 3 の SRIS ジッタ、–0.3% ≤ SSC < 0% 両方の出力で SSC イネーブル 194.1 418.5 fs
JPCIe4-cc-SSC_off PCIe Gen 4 共通クロックのジッタ、SSC はオフ (ジッタ制限 = 500fs) 両方の出力で SSC ディスエーブル 42.8 84.2 fs
JPCIe4-cc-SSC_on PCIe Gen 4 共通クロックのジッタ、–0.5% ≤ SSC < 0% (ジッタ制限 = 500fs) 両方の出力で SSC イネーブル 63.1 135.3 fs
JPCIe4-SRNS PCIe Gen 4 の SRNS ジッタ 両方の出力で SSC ディスエーブル 48.8 97.5 fs
JPCIe4-SRIS PCIe Gen 4 の SRIS ジッタ、–0.3% ≤ SSC < 0% 両方の出力で SSC イネーブル 98.5 205.4 fs
JPCIe5-cc-SSC_off PCIe Gen 5 共通クロックのジッタ、SSC はオフ (ジッタ制限 = 150fs) 両方の出力で SSC ディスエーブル 17.8 35.6 fs
JPCIe5-cc-SSC_on PCIe Gen 5 共通クロックのジッタ、–0.5% ≤ SSC < 0% (ジッタ制限 = 150fs) 両方の出力で SSC イネーブル 26.4 57.5 fs
JPCIe5-SRNS PCIe Gen 5 の SRNS ジッタ 両方の出力で SSC ディスエーブル 19.8 39 fs
JPCIe5-SRIS PCIe Gen 5 の SRIS ジッタ、–0.3% ≤ SSC < 0% 両方の出力で SSC イネーブル 30.2 63.9 fs
JPCIe6-cc-SSC_off PCIe Gen 6 共通クロックのジッタ、SSC はオフ (ジッタ制限 = 100fs) 両方の出力で SSC ディスエーブル 11 22 fs
JPCIe6-cc-SSC_on PCIe Gen 6 共通クロックのジッタ、–0.5% ≤ SSC < 0% (ジッタ制限 = 100fs) 両方の出力で SSC イネーブル 16 34.5 fs
JPCIe6-SRNS PCIe Gen 6 の SRNS ジッタ 両方の出力で SSC ディスエーブル 14.8 27.9 fs
JPCIe6-SRIS PCIe Gen 6 の SRIS ジッタ、–0.3% ≤ SSC < 0% 両方の出力で SSC イネーブル 22.2 45.9 fs
JPCIe7-cc-SSC_off PCIe Gen 7 共通クロックのジッタ、SSC はオフ (ジッタ制限 = 67fs) 両方の出力で SSC ディスエーブル 7.7 15.4 fs
JPCIe7-cc-SSC_on PCIe Gen 7 共通クロックのジッタ、–0.5% ≤ SSC < 0% (ジッタ制限 = 67fs) 両方の出力で SSC イネーブル 12.1 29.6 fs
JPCIe7-SRNS PCIe Gen 7 の SRNS ジッタ 両方の出力で SSC ディスエーブル 10.4 19.6 fs
JPCIe7-SRIS PCIe Gen 7 の SRIS ジッタ、–0.1% ≤ SSC < 0% 両方の出力で SSC イネーブル 12.2 25.5 fs
RJRMS 12kHz ～ 20MHz RMS ジッタ fout = 156.25MHz 105 144 fs
タイミング特性
tstartup 起動時間 VDD = 2.5V または 3.3V。すべての VDD ピンが 2.1V に達してから最初の出力クロックの立ち上がりエッジまでの経過時間。出力クロックは常に仕様の範囲内です。 1 ms
VDD = 1.8V。すべての VDD ピンが 1.6V に達してから最初の出力クロックの立ち上がりエッジまでの経過時間。出力クロックは常に仕様の範囲内です。 1.5 ms
tOE 出力イネーブル時間  CLOCK_READY ステータスが 1 になった後、OE アサートから最初の出力クロックの立ち上がりエッジまでの経過時間。ディスエーブル時には出力はトライステートされません。 7 出力クロック サイクル
tOD 出力ディスエーブル時間  OE デアサートから最後の出力クロックの立ち下がりエッジまでの経過時間。 7 出力クロック サイクル
消費電力特性
IDD コア電源電流、出力ドライバは含まない 1 つの FOD がイネーブル、100MHz ≤ fFOD ≤ 200MHz 57.5 79.9 mA
1 つの FOD がイネーブル、200MHz < fFOD ≤ 400MHz 67 90.7 mA
2 つの FOD がイネーブル、100MHz ≤ fFOD ≤ 200MHz 81.1 105.8 mA
2 つの FOD がイネーブル、200MHz < fFOD ≤ 400MHz 97.8 125.8 mA
IDDO 出力チャネルごとの出力電源電流 LP-HCSL。fout ≤ 100MHz 10.1 10.8 mA
LP-HCSL。100MHz < fout ≤ 200MHz 13.2 14.1 mA
LP-HCSL。200MHz < fout ≤ 300MHz 13.7 15.1 mA
LP-HCSL。300MHz < fout ≤ 400MHz 14.4 16.4 mA
LVDS。fout ≤ 100MHz 6 8 mA
LVDS。100MHz < fout ≤ 200MHz 6.8 9.2 mA
LVDS。200MHz < fout ≤ 300MHz 7.6 10.2 mA
LVDS。300MHz < fout ≤ 400MHz 8.4 11.3 mA
1.8V LVCMOS。fout = 50MHz(4) 4.2 5 mA
1.8V LVCMOS。fout = 200MHz(4) 11.7 13.4 mA
2.5V LVCMOS。fout = 50MHz(4) 5.6 6.4 mA
2.5V LVCMOS。fout = 200MHz(4) 15.3 17.3 mA
3.3 VLVCMOS. fout = 50MHz(4) 6.8 7.7 mA
3.3V LVCMOS。fout = 200MHz(4) 19.2 21.7 mA
IDDREF REFCLK 電源電流 1.8V LVCMOS。fout = 50MHz(4) 3.4 3.9 mA
1.8V LVCMOS。fout = 200MHz(4) 9.5 11.7 mA
2.5V LVCMOS。fout = 50MHz(4) 4.7 5.3 mA
2.5V LVCMOS。fout = 200MHz(4) 12.8 15.8 mA
3.3V LVCMOS。fout = 50MHz(4) 5.9 6.6 mA
3.3V LVCMOS。fout = 200MHz(4) 16.6 20.2 mA
PSNR 特性
PSNRLVCMOS LVCMOS 出力の電源ノイズ除去 (5) 10kHz -76.7 -58.1 dBc
50kHz -80.9 -57.9 dBc
100kHz -81.8 -57 dBc
500kHz -84.3 -61.7 dBc
1MHz -97.6 -78.1 dBc
5MHz -104.3 -79 dBc
10MHz -108.7 -89.5 dBc
PSNRLVDS LVDS 出力の電源ノイズ除去 (5) 10kHz -79.5 -70.9 dBc
50kHz -83.5 -73.2 dBc
100kHz -83 -71.6 dBc
500kHz -88.3 -79 dBc
1MHz -123.4 -101.4 dBc
5MHz -115 -87.7 dBc
10MHz -123.7 -103.5 dBc
PSNRLP-HCSL LP-HCSL 出力の電源ノイズ除去 (5) 10kHz -80.1 -70.8 dBc
50kHz -84.7 -72.9 dBc
100kHz -84.6 -70.1 dBc
500kHz -93.1 -78.8 dBc
1MHz -124.6 -101.5 dBc
5MHz -114.3 -88.3 dBc
10MHz -123 -103.7 dBc
2 ステート ロジック入力特性
VIH-Pin2 ピン 2 の入力 High 電圧 0.7 × VDD VDD + 0.3 V
VIL-Pin2 ピン 2 の入力 Low 電圧 GND - 0.3 0.3 × VDD V
VIH-Pin1 ピン 1 の入力 High 電圧 1.15 VDD + 0.3 V
VIL-Pin1 ピン 1 の入力 Low 電圧 -0.3 0.65 V
VIH-Pin3,4 OTP_SEL[1:0] の入力 High 電圧 0.7 × VDD VDD + 0.3 V
VIL-Pin3,4 OTP_SEL[1:0] の入力 Low 電圧 GND - 0.3 0.8 V
VIH-Pin15 ピン 15 の入力 High 電圧 0.65 × VDD VDD + 0.3 V
VIL-Pin15 ピン 15 の入力 Low 電圧 -0.3 0.4 V
Rext-up/down-Pin1,2 ピン 1、2 の推奨外部プルアップ抵抗またはプルダウン抵抗 0 1 10 kΩ
Rext-up/down-Pin3,4.15 ピン 3、4、15 の推奨外部プルアップ抵抗またはプルダウン抵抗 0 10 60 kΩ
tR/tF OE 信号の立ち上がり時間または立ち下がり時間 10 ns
Cin 入力容量 3 pF
(1) PCIe テスト負荷、4GHz で 15dB 損失、fout = 100MHz、Zdiff = 100Ω
(2) 10kΩ 外部プルアップ抵抗またはプルダウン抵抗でテスト
(3) REFCLK は FOD0 または FOD1 のどちらからでも /2、/4、/8 に設定できます。どちらの FOD も 100～400MHz をサポートしています。
(4) 5 インチのパターンで 4.7pF の容量性負荷
(5) 電源ピンはすべて接続されています。0.1µF コンデンサは各電源ピンの近くに配置されています。50mVpp のリップルを印加し、クロック出力でスプリアス レベルを測定します。