JAJSJ72C June   2020  – February 2021 LMX2820

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 ピン構成と機能
  6. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 代表的特性
  7. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  基準発振器入力
      2. 7.3.2  入力パス
        1. 7.3.2.1 入力パス・ダブラ (OSC_2X)
        2. 7.3.2.2 プリ R デバイダ (PLL_R_PRE)
        3. 7.3.2.3 プログラマブル入力マルチプライヤ (MULT)
        4. 7.3.2.4 R デバイダ (PLL_R)
      3. 7.3.3  PLL 位相検出器とチャージ・ポンプ
      4. 7.3.4  N デバイダとフラクショナル回路
        1. 7.3.4.1 整数 N 分周部 (PLL_N)
        2. 7.3.4.2 分数 N 分周部 (PLL_NUM および PLL_DEN)
        3. 7.3.4.3 変調器の次数 (MASH_ORDER)
      5. 7.3.5  LD ピンのロック検出
      6. 7.3.6  MUXOUT ピンと読み戻し
      7. 7.3.7  内部 VCO
        1. 7.3.7.1 VCO のキャリブレーション
          1. 7.3.7.1.1 VCO のゲインおよび範囲の決定
      8. 7.3.8  チャネル・デバイダ
      9. 7.3.9  出力周波数ダブラ
      10. 7.3.10 出力バッファ
      11. 7.3.11 パワーダウン・モード
      12. 7.3.12 複数デバイスでの位相同期
        1. 7.3.12.1 同期のカテゴリ
        2. 7.3.12.2 位相調整
          1. 7.3.12.2.1 MASH_SEED を使った位相シフト
          2. 7.3.12.2.2 静的と動的な位相調整の比較
          3. 7.3.12.2.3 位相調整への微調整
      13. 7.3.13 SYSREF
      14. 7.3.14 高速 VCO キャリブレーション
      15. 7.3.15 ダブル・バッファリング (シャドウ・レジスタ)
      16. 7.3.16 出力ミュート・ピンとピンポン手法
    4. 7.4 デバイスの機能モード
      1. 7.4.1 外部 VCO モード
      2. 7.4.2 外部フィードバック入力ピン
        1. 7.4.2.1 PFDIN の外部フィードバック・モード
        2. 7.4.2.2 RFIN 外部フィードバック・モード
  8. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 未使用ピンの処理
      2. 8.1.2 外部ループ・フィルタ
      3. 8.1.3 インスタント・キャリブレーションの使用
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 初期化およびパワーオン・シーケンス
  9. 9 電源に関する推奨事項
  10. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントの更新通知を受け取る方法
    2. 11.2 サポート・リソース
    3. 11.3 商標
    4. 11.4 静電気放電に関する注意事項
    5. 11.5 用語集
  12. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.2.2 詳細な設計手順

周波数を決定した後、ループ・フィルタを設計する必要があります。特定の帯域幅における位相ノイズ (ジッタ) の統合は、信号対雑音比に変換される性能仕様です。ループ帯域幅の内側の位相ノイズは主に PLL により決定され、ループ帯域幅の外側の位相ノイズは主に VCO により決定されます。

一般に、ループ帯域幅がこれら 2 つの交差するポイントに設計されている場合、ジッタは最も小さくなります。ループ・フィルタの設計で位相マージンが高いほど、ループ帯域幅でのピークが小さくなり、ジッタも小さくなります。これに対するトレードオフは、設計時に長いロック時間とスプリアスも考慮する必要があることです。

PLLatinum Sim ソフトウェアはループ・フィルタの設計に非常に便利で、TI の Web サイトから入手できます。表 8-4 の結果は、このツールを使用して得られたものです。

表 8-4 PLLatinum Sim による結果
部品 値 単位
C1 390 pF
C2 68 nF
C3 1.8 nF
R2 68 Ω
R3 18 Ω