JAJSEE2C January   2018  – December 2019 MSP430FR2512 , MSP430FR2522

PRODUCTION DATA.  

  1. 1デバイスの概要
    1. 1.1 特長
    2. 1.2 アプリケーション
    3. 1.3 概要
    4. 1.4 機能ブロック図
  2. 2改訂履歴
  3. 3Device Comparison
    1. 3.1 Related Products
  4. 4Terminal Configuration and Functions
    1. 4.1 Pin Diagrams
    2. 4.2 Pin Attributes
    3. 4.3 Signal Descriptions
    4. 4.4 Pin Multiplexing
    5. 4.5 Buffer Types
    6. 4.6 Connection of Unused Pins
  5. 5Specifications
    1. 5.1       Absolute Maximum Ratings
    2. 5.2       ESD Ratings
    3. 5.3       Recommended Operating Conditions
    4. 5.4       Active Mode Supply Current Into VCC Excluding External Current
    5. 5.5       Active Mode Supply Current Per MHz
    6. 5.6       Low-Power Mode (LPM0) Supply Currents Into VCC Excluding External Current
    7. 5.7       Low-Power Mode (LPM3, LPM4) Supply Currents (Into VCC) Excluding External Current
    8. 5.8       Low-Power Mode (LPMx.5) Supply Currents (Into VCC) Excluding External Current
    9. 5.9       Typical Characteristics - Low-Power Mode Supply Currents
    10. Table 5-1 Typical Characteristics – Current Consumption Per Module
    11. 5.10      Thermal Resistance Characteristics
    12. 5.11      Timing and Switching Characteristics
      1. 5.11.1  Power Supply Sequencing
        1. Table 5-2 PMM, SVS and BOR
      2. 5.11.2  Reset Timing
        1. Table 5-3 Wake-up Times From Low-Power Modes and Reset
      3. 5.11.3  Clock Specifications
        1. Table 5-4 XT1 Crystal Oscillator (Low Frequency)
        2. Table 5-5 DCO FLL, Frequency
        3. Table 5-6 DCO Frequency
        4. Table 5-7 REFO
        5. Table 5-8 Internal Very-Low-Power Low-Frequency Oscillator (VLO)
        6. Table 5-9 Module Oscillator (MODOSC)
      4. 5.11.4  Digital I/Os
        1. Table 5-10 Digital Inputs
        2. Table 5-11 Digital Outputs
        3. 5.11.4.1   Typical Characteristics – Outputs at 3 V and 2 V
      5. 5.11.5  VREF+ Built-in Reference
        1. Table 5-12 VREF+
      6. 5.11.6  Timer_A
        1. Table 5-13 Timer_A
      7. 5.11.7  eUSCI
        1. Table 5-14 eUSCI (UART Mode) Clock Frequency
        2. Table 5-15 eUSCI (UART Mode)
        3. Table 5-16 eUSCI (SPI Master Mode) Clock Frequency
        4. Table 5-17 eUSCI (SPI Master Mode)
        5. Table 5-18 eUSCI (SPI Slave Mode)
        6. Table 5-19 eUSCI (I2C Mode)
      8. 5.11.8  ADC
        1. Table 5-20 ADC, Power Supply and Input Range Conditions
        2. Table 5-21 ADC, 10-Bit Timing Parameters
        3. Table 5-22 ADC, 10-Bit Linearity Parameters
      9. 5.11.9  CapTIvate
        1. Table 5-23 CapTIvate Electrical Characteristics
        2. Table 5-24 CapTIvate Signal-to-Noise Ratio Characteristics
      10. 5.11.10 FRAM
        1. Table 5-25 FRAM
      11. 5.11.11 Debug and Emulation
        1. Table 5-26 JTAG, Spy-Bi-Wire Interface
        2. Table 5-27 JTAG, 4-Wire Interface
  6. 6Detailed Description
    1. 6.1  Overview
    2. 6.2  CPU
    3. 6.3  Operating Modes
    4. 6.4  Interrupt Vector Addresses
    5. 6.5  Bootloader (BSL)
    6. 6.6  JTAG Standard Interface
    7. 6.7  Spy-Bi-Wire Interface (SBW)
    8. 6.8  FRAM
    9. 6.9  Memory Protection
    10. 6.10 Peripherals
      1. 6.10.1  Power-Management Module (PMM)
      2. 6.10.2  Clock System (CS) and Clock Distribution
      3. 6.10.3  General-Purpose Input/Output Port (I/O)
      4. 6.10.4  Watchdog Timer (WDT)
      5. 6.10.5  System (SYS) Module
      6. 6.10.6  Cyclic Redundancy Check (CRC)
      7. 6.10.7  Enhanced Universal Serial Communication Interface (eUSCI_A0, eUSCI_B0)
      8. 6.10.8  Timers (Timer0_A3, Timer1_A3)
      9. 6.10.9  Hardware Multiplier (MPY)
      10. 6.10.10 Backup Memory (BAKMEM)
      11. 6.10.11 Real-Time Clock (RTC)
      12. 6.10.12 10-Bit Analog-to-Digital Converter (ADC)
      13. 6.10.13 CapTIvate Technology
      14. 6.10.14 Embedded Emulation Module (EEM)
    11. 6.11 Input/Output Diagrams
      1. 6.11.1 Port P1 (P1.0 to P1.7) Input/Output With Schmitt Trigger
      2. 6.11.2 Port P2 (P2.0 to P2.6) Input/Output With Schmitt Trigger
    12. 6.12 Device Descriptors
    13. 6.13 Memory
      1. 6.13.1 Memory Organization
      2. 6.13.2 Peripheral File Map
    14. 6.14 Identification
      1. 6.14.1 Revision Identification
      2. 6.14.2 Device Identification
      3. 6.14.3 JTAG Identification
  7. 7Applications, Implementation, and Layout
    1. 7.1 Device Connection and Layout Fundamentals
      1. 7.1.1 Power Supply Decoupling and Bulk Capacitors
      2. 7.1.2 External Oscillator
      3. 7.1.3 JTAG
      4. 7.1.4 Reset
      5. 7.1.5 Unused Pins
      6. 7.1.6 General Layout Recommendations
      7. 7.1.7 Do's and Don'ts
    2. 7.2 Peripheral- and Interface-Specific Design Information
      1. 7.2.1 ADC Peripheral
        1. 7.2.1.1 Partial Schematic
        2. 7.2.1.2 Design Requirements
        3. 7.2.1.3 Layout Guidelines
      2. 7.2.2 CapTIvate Peripheral
        1. 7.2.2.1 Device Connection and Layout Fundamentals
        2. 7.2.2.2 Measurements
          1. 7.2.2.2.1 SNR
          2. 7.2.2.2.2 Sensitivity
          3. 7.2.2.2.3 Power
    3. 7.3 CapTIvate Technology Evaluation
  8. 8デバイスおよびドキュメントのサポート
    1. 8.1  使い始めと次の手順
    2. 8.2  デバイスの項目表記
    3. 8.3  ツールとソフトウェア
    4. 8.4  ドキュメントのサポート
    5. 8.5  関連リンク
    6. 8.6  Community Resources
    7. 8.7  商標
    8. 8.8  静電気放電に関する注意事項
    9. 8.9  Export Control Notice
    10. 8.10 Glossary
  9. 9メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • PW|16
  • RHL|20
サーマルパッド・メカニカル・データ
発注情報

1.1 特長

  • CapTIvate™ テクノロジ - 容量性タッチ
    • 性能
      • 2 つの同時スキャンによる高速な電極スキャン
      • 近接センシング
    • 信頼性
      • 電源ライン、RF、その他環境ノイズへの耐性の強化
      • スペクトラム拡散、自動チューニング、ノイズ・フィルタリング、デバウンシング・アルゴリズムを内蔵
      • 10V RMS の同相ノイズ、4kV の電気的高速過渡、15kV の静電放電により、IEC-61000-4-6、IEC-61000-4-4、IEC-61000-4-2 に準拠した信頼性の高いタッチ・ソリューションを実現
      • RF 放射の低減により電気的設計が簡素化
      • 金属タッチおよび耐水性設計をサポート
    • 柔軟性
    • 低消費電力
      • 2 つのセンサにより、消費電流 4μA 未満のウェイク・オン・タッチ
      • ウェイク・オン・タッチのステート・マシンにより、CPU がスリープ状態でも電極スキャンが可能
      • 環境補償、フィルタリング、スレッショルド検出のハードウェア・アクセラレーション
    • 使いやすさ
      • CapTIvate Design Center の PC GUI により、エンジニアはコードを作成せず、リアルタイムで容量性ボタンを設計し、チューニング可能
      • ROM の CapTIvate ソフトウェア・ライブラリにより、顧客アプリケーションに豊富な FRAM を使用可能
  • 組み込みマイクロコントローラ
    • 16 ビットの RISC アーキテクチャ
    • 最高 16MHz のクロック周波数をサポート
    • 3.6V～1.8V の広い電源電圧範囲 (最低電源電圧は SVS レベルにより制限されます。「SVS 仕様」を参照)
  • 最適化された超低消費電力モード
    • アクティブ・モード：120µA/MHz (標準値)
    • スタンバイ：2 つのセンサによるウェイク・オン・タッチ：4µA 未満
    • シャットダウン (LPM4.5)：SVS なしで 36nA
  • 低消費電力の強誘電体 RAM (FRAM)
    • 最大 7.5KB の不揮発性メモリ
    • エラー訂正コード (ECC) 搭載
    • 書き込み保護を設定可能
    • プログラム、定数、ストレージの統合メモリ
    • 書き込みサイクルの耐久性：1015 回
    • 放射線耐性、非磁性
    • 高いFRAM:SRAM比、最大4:1
  • 高性能アナログ
    • 最大 8 チャネルの 10 ビット・アナログ/デジタル・コンバータ (ADC)
      • 内蔵の 1.5V 基準電圧
      • サンプル・アンド・ホールド 200ksps
  • インテリジェントなデジタル・ペリフェラル
    • 3 つのキャプチャ/比較レジスタを搭載した 16 ビット・タイマ (Timer_A3) × 4
    • CapTIvate™テクノロジに関連付けられた 16 ビット・タイマ × 1
    • 16 ビット・カウンタ専用 RTC × 1
    • 16 ビットの巡回冗長性検査 (CRC)
  • 拡張シリアル通信、ピンの再割り当て機能をサポート (「デバイスの比較」を参照)
    • 1 つの eUSCI_A が UART、IrDA、SPI をサポート
    • 1 つの eUSCI_B が SPI および I2C をサポート
  • クロック・システム (CS)
    • オンチップの 32kHz RC 発振器 (REFO)
    • オンチップの 16MHz デジタル制御発振器 (DCO)、周波数ロック・ループ (FLL) 付き
      • オンチップの基準電圧は室温で ±1% 精度
    • オンチップの超低周波数 10kHz 発振器 (VLO)
    • オンチップの高周波数変調発振器 (MODOSC)
    • 外付けの 32kHz 水晶発振器 (LFXT)
    • 1～128 の MCLK プリスケーラをプログラム可能
    • 1、2、4、8 のプログラマブル・プリスケーラを使って MCLK から SMCLK を生成
  • 汎用入出力およびピン機能
    • VQFN-20 パッケージに合計 15 の I/O を搭載
    • 15 本の割り込みピン (P1 および P2) により、低消費電力モードから MCU をウェイクアップ可能
  • 開発ツールとソフトウェア
    • 開発ツール
    • 使いやすいエコシステム
      • CapTIvate Design Center - コード生成、カスタマイズ可能な GUI、リアルタイム・チューニング
  • 12KB ROM ライブラリに CapTIvate タッチ・ライブラリとドライバ・ライブラリを内蔵
  • ファミリ・メンバー(「デバイス特性」も参照)
    • MSP430FR2522：7.25KB のプログラム FRAM、256 バイトの情報 FRAM、2KB のRAM
      最大 8 つの自己容量式または 16 の相互容量式センサ
    • MSP430FR2512：7.25KB のプログラム FRAM、256 バイトの情報 FRAM、2KB のRAM
      最大 4 つの自己容量式または相互容量式センサ
  • パッケージ・オプション
    • 20ピン：VQFN (RHL)
    • 16ピン：TSSOP (PW)