JAJSQJ5A february   2023  – june 2023 MSPM0G3105 , MSPM0G3106 , MSPM0G3107

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 機能ブロック図
  6. 5 製品比較
  7. 6 ピン構成および機能
    1. 6.1 ピン配置図
    2. 6.2 ピン属性
    3. 6.3 信号の説明
    4. 6.4 未使用ピンの接続
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  推奨動作条件
    4. 7.4  熱に関する情報
    5. 7.5  電源電流特性
      1. 7.5.1 RUN / SLEEP モード
      2. 7.5.2 STOP / STANDBY モード
      3. 7.5.3 SHUTDOWN モード
    6. 7.6  電源シーケンス
      1. 7.6.1 POR および BOR
      2. 7.6.2 電源ランプ
    7. 7.7  フラッシュ・メモリの特性
    8. 7.8  タイミング特性
    9. 7.9  クロック仕様
      1. 7.9.1 システム発振器 (SYSOSC)
      2. 7.9.2 低周波数発振器 (LFOSC)
      3. 7.9.3 システム・フェーズ・ロック・ループ (SYSPLL)
      4. 7.9.4 低周波数クリスタル / クロック
      5. 7.9.5 高周波数クリスタル / クロック
    10. 7.10 デジタル IO
      1. 7.10.1 電気的特性
      2. 7.10.2 スイッチング特性
    11. 7.11 アナログ・マルチプレクサ VBOOST
    12. 7.12 ADC
      1. 7.12.1 電気的特性
      2. 7.12.2 スイッチング特性
      3. 7.12.3 直線性パラメータ
      4. 7.12.4 代表的な接続図
    13. 7.13 温度センサ
    14. 7.14 VREF
      1. 7.14.1 電圧特性
      2. 7.14.2 電気的特性
    15. 7.15 GPAMP
      1. 7.15.1 電気的特性
      2. 7.15.2 スイッチング特性
    16. 7.16 I2C
      1. 7.16.1 I2C のタイミング図
      2. 7.16.2 I2C 特性
      3. 7.16.3 I2C フィルタ
    17. 7.17 SPI
      1. 7.17.1 SPI
      2. 7.17.2 SPI のタイミング図
    18. 7.18 UART
    19. 7.19 TIMx
    20. 7.20 TRNG
      1. 7.20.1 TRNG 電気的特性
      2. 7.20.2 TRNG スイッチング特性
    21. 7.21 エミュレーションおよびデバッグ
      1. 7.21.1 SWD タイミング
  9. 8 詳細説明
    1. 8.1  CPU
    2. 8.2  動作モード
      1. 8.2.1 動作モード別の機能 (MSPM0G310x)
    3. 8.3  パワー・マネージメント・ユニット (PMU)
    4. 8.4  クロック・モジュール (CKM)
    5. 8.5  DMA
    6. 8.6  イベント
    7. 8.7  メモリ
      1. 8.7.1 メモリ構成
      2. 8.7.2 ペリフェラル・ファイル・マップ
      3. 8.7.3 ペリフェラルの割り込みベクタ
    8. 8.8  フラッシュ・メモリ
    9. 8.9  SRAM
    10. 8.10 GPIO
    11. 8.11 IOMUX
    12. 8.12 ADC
    13. 8.13 温度センサ
    14. 8.14 VREF
    15. 8.15 GPAMP
    16. 8.16 TRNG
    17. 8.17 AES
    18. 8.18 CRC
    19. 8.19 UART
    20. 8.20 I2C
    21. 8.21 SPI
    22. 8.22 CAN-FD
    23. 8.23 WWDT
    24. 8.24 RTC
    25. 8.25 タイマ (TIMx)
    26. 8.26 デバイスのアナログ接続
    27. 8.27 入力 / 出力の回路図
    28. 8.28 シリアル・ワイヤ・デバッグ・インターフェイス
    29. 8.29 ブート・ストラップ・ローダ (BSL)
    30. 8.30 デバイス・ファクトリ定数
    31. 8.31 識別
  10. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 代表的なアプリケーション
      1. 9.1.1 回路図
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 入門と次のステップ
    2. 10.2 デバイス命名規則
    3. 10.3 ツールとソフトウェア
    4. 10.4 ドキュメントのサポート
    5. 10.5 サポート・リソース
    6. 10.6 商標
    7. 10.7 静電気放電に関する注意事項
    8. 10.8 用語集
  12. 11メカニカル、パッケージ、および注文情報
  13. 12改訂履歴

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.17.1 SPI

自由気流での動作温度範囲内 (特に記述のない限り)
パラメータ テスト条件 最小値 代表値 最大値 単位
SPI
fSPI SPI クロック周波数 最大クロック速度 = 32MHz
1.62 < VDD < 3.6V
コントローラ・モード		 16 MHz
fSPI SPI クロック周波数 最大クロック速度 = 32MHz
1.62 < VDD < 3.6V
ペリフェラル・モード		 16 MHz
fSPI SPI クロック周波数 最大クロック速度 ≧ 32MHz
1.62 < VDD < 3.6V
コントローラ・モード		 16 MHz
fSPI SPI クロック周波数 最大クロック速度 ≧ 48MHz
1.62 < VDD < 2.7V
高速 IO のコントローラ・モード		 24 MHz
fSPI SPI クロック周波数 最大クロック速度 ≧ 64MHz
2.7 < VDD < 3.6V
高速 IO のコントローラ・モード		 32 MHz
fSPI SPI クロック周波数 最大クロック速度 ≧ 32MHz
1.62 < VDD < 3.6V
ペリフェラル・モード		 16 MHz
fSPI SPI クロック周波数 最大クロック速度 ≧ 48MHz
1.62 < VDD < 2.7V
高速 IO のペリフェラル・モード		 24 MHz
fSPI SPI クロック周波数 最大クロック速度 ≧ 64MHz
2.7 < VDD < 3.6V
高速 IO のペリフェラル・モード		 32 MHz
DCSCK SCK のデューティ・サイクル 40 50 60 %
コントローラ
tSCLK_H/L SCLK High または Low 時間  (tSPI/2) - 1 tSPI/2 (tSPI/2) + 1 ns
tSU.CI POCI 入力データのセットアップ時間 (1) 2.7 < VDD < 3.6V、遅延サンプリングがイネーブル 1 ns
tSU.CI POCI 入力データのセットアップ時間 (1) 1.62 < VDD < 2.7V、遅延サンプリングがイネーブル 1 ns
tSU.CI POCI 入力データのセットアップ時間 (1) 2.7 < VDD < 3.6V、遅延サンプリングなし 27 ns
tSU.CI POCI 入力データのセットアップ時間 (1) 1.62 < VDD < 2.7V、遅延サンプリングなし 35 ns
tHD.CI POCI 入力データのホールド時間 9 ns
tVALID.CO PICO 出力データの有効時間 (2) 10 ns
tHD.CO PICO 出力データのホールド時間 (3) 1 ns
ペリフェラル
tCS.LEAD CS 進み時間、CS アクティブからクロックまで 8 ns
tCS.LAG CS 遅れ時間、最後のクロックから CS 非アクティブまで 1 ns
tCS.ACC CS アクセス時間、CS アクティブから POCI データ出力まで 23 ns
tCS.DIS CS ディセーブル時間、CS 非アクティブから POCI 高インピーダンスまで 19 ns
tSU.PI PICO 入力データのセットアップ時間 7 ns
tHD.PI PICO 入力データのホールド時間 31.25 ns
tVALID.PO POCI 出力データの有効時間 (2) 2.7 < VDD < 3.6V 24 ns
tVALID.PO POCI 出力データの有効時間 (2) 1.62 < VDD < 2.7V 31 ns
tHD.PO POCI 出力データのホールド時間 (3) 12 ns
(1) 遅延サンプリング機能がイネーブルのとき、POCI 入力データのセットアップ時間を完全に補償できます。
(2) 出力を変更する SCLK クロックエッジの後、次の有効なデータを出力に駆動するまでの時間を規定します
(3) 出力を変更する SCLK クロックエッジの後、出力データが有効である間の時間を規定します