JAJSSU8B October   2023  – May 2024 MSPM0G3105-Q1 , MSPM0G3106-Q1 , MSPM0G3107-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 機能ブロック図
  6. 5 デバイスの比較
  7. 6 ピン構成および機能
    1. 6.1 ピン配置図
    2. 6.2 ピン属性
    3. 6.3 信号の説明
    4. 6.4 未使用ピンの接続
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  推奨動作条件
    4. 7.4  熱に関する情報
    5. 7.5  電源電流特性
      1. 7.5.1 RUN / SLEEP モード
      2. 7.5.2 STOP / STANDBY モード
      3. 7.5.3 SHUTDOWN モード
    6. 7.6  電源ランプ
      1. 7.6.1 POR および BOR
    7. 7.7  フラッシュ メモリの特性
    8. 7.8  タイミング特性
    9. 7.9  クロック仕様
      1. 7.9.1 システム発振器 (SYSOSC)
        1. 7.9.1.1 SYSOSC の標準的な周波数精度
      2. 7.9.2 低周波数発振器 (LFOSC)
      3. 7.9.3 システム フェーズ ロック ループ (SYSPLL)
      4. 7.9.4 低周波数クリスタル / クロック
      5. 7.9.5 高周波数クリスタル / クロック
    10. 7.10 デジタル IO
      1. 7.10.1 電気的特性
      2. 7.10.2 スイッチング特性
    11. 7.11 アナログ マルチプレクサ VBOOST
    12. 7.12 ADC
      1. 7.12.1 電気的特性
      2. 7.12.2 スイッチング特性
      3. 7.12.3 直線性パラメータ
    13. 7.13 代表的な接続図
    14. 7.14 温度センサ
    15. 7.15 VREF
      1. 7.15.1 電圧特性
      2. 7.15.2 電気的特性
    16. 7.16 GPAMP
      1. 7.16.1 電気的特性
      2. 7.16.2 スイッチング特性
    17. 7.17 I2C
      1. 7.17.1 I2C のタイミング図
      2. 7.17.2 I2C 特性
      3. 7.17.3 I2C フィルタ
    18. 7.18 SPI
      1. 7.18.1 SPI
      2. 7.18.2 SPI タイミング図
    19. 7.19 UART
    20. 7.20 TIMx
    21. 7.21 TRNG
      1. 7.21.1 TRNG 電気的特性
      2. 7.21.2 TRNG スイッチング特性
    22. 7.22 エミュレーションおよびデバッグ
      1. 7.22.1 SWD タイミング
  9. 8 詳細説明
    1. 8.1  CPU
    2. 8.2  動作モード
      1. 8.2.1 動作モード別の機能 (MSPM0G310x)
    3. 8.3  パワー マネージメント ユニット (PMU)
    4. 8.4  クロック モジュール (CKM)
    5. 8.5  DMA
    6. 8.6  イベント
    7. 8.7  メモリ
      1. 8.7.1 メモリ構成
      2. 8.7.2 ペリフェラル ファイル マップ
      3. 8.7.3 ペリフェラルの割り込みベクタ
    8. 8.8  フラッシュ メモリ
    9. 8.9  SRAM
    10. 8.10 GPIO
    11. 8.11 IOMUX
    12. 8.12 ADC
    13. 8.13 温度センサ
    14. 8.14 VREF
    15. 8.15 GPAMP
    16. 8.16 TRNG
    17. 8.17 AES
    18. 8.18 CRC
    19. 8.19 UART
    20. 8.20 I2C
    21. 8.21 SPI
    22. 8.22 CAN-FD
    23. 8.23 WWDT
    24. 8.24 RTC
    25. 8.25 タイマ (TIMx)
    26. 8.26 デバイスのアナログ接続
    27. 8.27 入力 / 出力の回路図
    28. 8.28 シリアル ワイヤ デバッグ インターフェイス
    29. 8.29 ブートストラップ ローダ (BSL)
    30. 8.30 デバイス ファクトリ定数
    31. 8.31 識別
  10. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 代表的なアプリケーション
      1. 9.1.1 回路図
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 入門と次のステップ
    2. 10.2 デバイス命名規則
    3. 10.3 ツールとソフトウェア
    4. 10.4 ドキュメントのサポート
    5. 10.5 サポート・リソース
    6. 10.6 商標
    7. 10.7 静電気放電に関する注意事項
    8. 10.8 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • DGS|28
  • RGZ|48
  • RHB|32
  • PM|64
  • DGS|32
  • PT|48
  • DGS|20
サーマルパッド・メカニカル・データ
発注情報

7.3 推奨動作条件

自由気流での動作温度範囲内 (特に記述のない限り)
最小値 公称値 最大値 単位
VDD 電源電圧 1.62 3.6 V
VCORE VCORE ピンの電圧 (2) 1.35 V
CVDD VDD と VSS の間に配置されたコンデンサ (1) 10 μF
CVCORE VCORE と VSS の間に配置されたコンデンサ (1) (2) 470 nF
TA 周囲温度、Q バージョン -40 125 ℃
TJ 最大接合部温度、Q バージョン 130 ℃
fMCLK (PD1 bus clock) MCLK、CPUCLK 周波数、2 フラッシュ ウェイト状態 (3) 80 MHz
MCLK、CPUCLK 周波数、1 フラッシュ ウェイト状態 (3) 48
MCLK、CPUCLK 周波数、0 フラッシュ ウェイト状態 (3) 24
fULPCLK (PD0 bus clock) ULPCLK 周波数 40 MHz
(1) CVDD と CVCORE は、それぞれ VDD/VSS 間と VCORE/VSS 間に、本デバイスのピンにできる限り近づけて接続します。  CVDD と CVCORE には、容量値の誤差が ±20% までの精度の低 ESR コンデンサを使う必要があります。
(2) VCORE ピンは、CVCORE にのみ接続する必要があります。  電圧を供給したり、VCORE ピンに外部負荷を加えたりしないでください。
(3) ウェイト状態はシステム コントローラ (SYSCTL) によって自動的に管理されるため、MCLK が高速クロック ソース (HFCLK または SYSPLL からソースされる HSCLK) から供給される場合以外は、アプリケーション ソフトウェアで構成する必要はありません。