JAJSQJ5A february   2023  – june 2023 MSPM0G3105 , MSPM0G3106 , MSPM0G3107

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 機能ブロック図
  6. 5 製品比較
  7. 6 ピン構成および機能
    1. 6.1 ピン配置図
    2. 6.2 ピン属性
    3. 6.3 信号の説明
    4. 6.4 未使用ピンの接続
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  推奨動作条件
    4. 7.4  熱に関する情報
    5. 7.5  電源電流特性
      1. 7.5.1 RUN / SLEEP モード
      2. 7.5.2 STOP / STANDBY モード
      3. 7.5.3 SHUTDOWN モード
    6. 7.6  電源シーケンス
      1. 7.6.1 POR および BOR
      2. 7.6.2 電源ランプ
    7. 7.7  フラッシュ・メモリの特性
    8. 7.8  タイミング特性
    9. 7.9  クロック仕様
      1. 7.9.1 システム発振器 (SYSOSC)
      2. 7.9.2 低周波数発振器 (LFOSC)
      3. 7.9.3 システム・フェーズ・ロック・ループ (SYSPLL)
      4. 7.9.4 低周波数クリスタル / クロック
      5. 7.9.5 高周波数クリスタル / クロック
    10. 7.10 デジタル IO
      1. 7.10.1 電気的特性
      2. 7.10.2 スイッチング特性
    11. 7.11 アナログ・マルチプレクサ VBOOST
    12. 7.12 ADC
      1. 7.12.1 電気的特性
      2. 7.12.2 スイッチング特性
      3. 7.12.3 直線性パラメータ
      4. 7.12.4 代表的な接続図
    13. 7.13 温度センサ
    14. 7.14 VREF
      1. 7.14.1 電圧特性
      2. 7.14.2 電気的特性
    15. 7.15 GPAMP
      1. 7.15.1 電気的特性
      2. 7.15.2 スイッチング特性
    16. 7.16 I2C
      1. 7.16.1 I2C のタイミング図
      2. 7.16.2 I2C 特性
      3. 7.16.3 I2C フィルタ
    17. 7.17 SPI
      1. 7.17.1 SPI
      2. 7.17.2 SPI のタイミング図
    18. 7.18 UART
    19. 7.19 TIMx
    20. 7.20 TRNG
      1. 7.20.1 TRNG 電気的特性
      2. 7.20.2 TRNG スイッチング特性
    21. 7.21 エミュレーションおよびデバッグ
      1. 7.21.1 SWD タイミング
  9. 8 詳細説明
    1. 8.1  CPU
    2. 8.2  動作モード
      1. 8.2.1 動作モード別の機能 (MSPM0G310x)
    3. 8.3  パワー・マネージメント・ユニット (PMU)
    4. 8.4  クロック・モジュール (CKM)
    5. 8.5  DMA
    6. 8.6  イベント
    7. 8.7  メモリ
      1. 8.7.1 メモリ構成
      2. 8.7.2 ペリフェラル・ファイル・マップ
      3. 8.7.3 ペリフェラルの割り込みベクタ
    8. 8.8  フラッシュ・メモリ
    9. 8.9  SRAM
    10. 8.10 GPIO
    11. 8.11 IOMUX
    12. 8.12 ADC
    13. 8.13 温度センサ
    14. 8.14 VREF
    15. 8.15 GPAMP
    16. 8.16 TRNG
    17. 8.17 AES
    18. 8.18 CRC
    19. 8.19 UART
    20. 8.20 I2C
    21. 8.21 SPI
    22. 8.22 CAN-FD
    23. 8.23 WWDT
    24. 8.24 RTC
    25. 8.25 タイマ (TIMx)
    26. 8.26 デバイスのアナログ接続
    27. 8.27 入力 / 出力の回路図
    28. 8.28 シリアル・ワイヤ・デバッグ・インターフェイス
    29. 8.29 ブート・ストラップ・ローダ (BSL)
    30. 8.30 デバイス・ファクトリ定数
    31. 8.31 識別
  10. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 代表的なアプリケーション
      1. 9.1.1 回路図
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 入門と次のステップ
    2. 10.2 デバイス命名規則
    3. 10.3 ツールとソフトウェア
    4. 10.4 ドキュメントのサポート
    5. 10.5 サポート・リソース
    6. 10.6 商標
    7. 10.7 静電気放電に関する注意事項
    8. 10.8 用語集
  12. 11メカニカル、パッケージ、および注文情報
  13. 12改訂履歴

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.6 イベント

イベント・マネージャは、1 つのエンティティ (ペリフェラルなど) から別のエンティティ (第 2 のペリフェラル、DMA、CPU など) にデジタル・イベントを転送します。イベント・マネージャは、静的なルートとプログラマブルなルートの組み合わせを含むイベント・ファブリックによって相互接続された一連の定義済みイベント・パブリッシャ (ジェネレータ) およびサブスクライバ (レシーバ) によるイベント転送を実装しています。

イベント・マネージャによって転送されるイベントには、以下が含まれます。

  • 割り込み要求 (IRQ) として CPU に転送されるペリフェラル・イベント (静的イベント)
    • 例：CPU に送られる RTC 割り込み
  • DMA トリガとして DMA に転送されるペリフェラル・イベント (DMA イベント)
    • 例：DMA 転送を要求するための、DMA への UART データ受信トリガ
  • ハードウェアでの動作を直接トリガするため、別のペリフェラルに転送されるペリフェラル・イベント (汎用イベント)
    • 例：TIMx タイマ・ペリフェラルが ADC サブスクライバ・ポートに周期的イベントを発行し、ADC がこのイベントを使ってサンプリング開始をトリガする。

詳細については、『MSPM0 G シリーズ 80MHz マイクロコントローラ・テクニカル・リファレンス・マニュアル』の「イベント」の章を参照してください。

表 8-3 汎用イベント・チャネル 汎用ルートは、1：1 ルートと 1：2 スプリッタ・ルートのどちらかです。これらのルートでは、イベントを発行しているペリフェラルは、利用可能な複数の汎用ルート・チャネルの 1 つを使ってそのイベントを別の 1 つのエンティティ (スプリッタ・ルートの場合は複数のエンティティ) に公開するように構成されています。ここでエンティティとは、別のペリフェラル、汎用 DMA トリガイベント、または汎用 CPU イベントです。
CHANID汎用ルート・チャネルの選択チャネル・タイプ
0汎用イベント・チャネルが選択されていない。該当なし
1汎用イベント・チャネル 1 が選択されている。1：1
2汎用イベント・チャネル 2 が選択されている。1：1
3汎用イベント・チャネル 3 が選択されている。1：1
4汎用イベント・チャネル 4 が選択されている。1：1
5汎用イベント・チャネル 5 が選択されている。1：1
6汎用イベント・チャネル 6 が選択されている。1：1
7汎用イベント・チャネル 7 が選択されている。1：1
8汎用イベント・チャネル 8 が選択されている。1：1
9汎用イベント・チャネル 9 が選択されている。1：1
10汎用イベント・チャネル 10 が選択されている。1：1
11汎用イベント・チャネル 11 が選択されている。1：1
12汎用イベント・チャネル 12 が選択されている。1：2 (スプリッタ)
13汎用イベント・チャネル 13 が選択されている。1：2 (スプリッタ)
14汎用イベント・チャネル 14 が選択されている。1：2 (スプリッタ)
15汎用イベント・チャネル 15 が選択されている。1：2 (スプリッタ)