JAJSQJ2A february   2023  – june 2023 MSPM0G3505 , MSPM0G3506 , MSPM0G3507

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 機能ブロック図
  6. 5 デバイスの比較
  7. 6 ピン構成および機能
    1. 6.1 ピン配置図
    2. 6.2 ピン属性
    3. 6.3 信号の説明
    4. 6.4 未使用ピンの接続
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  推奨動作条件
    4. 7.4  熱に関する情報
    5. 7.5  電源電流特性
      1. 7.5.1 RUN / SLEEP モード
      2. 7.5.2 STOP / STANDBY モード
      3. 7.5.3 SHUTDOWN モード
    6. 7.6  電源シーケンス
      1. 7.6.1 POR および BOR
      2. 7.6.2 電源ランプ
    7. 7.7  フラッシュ・メモリの特性
    8. 7.8  タイミング特性
    9. 7.9  クロック仕様
      1. 7.9.1 システム発振器 (SYSOSC)
      2. 7.9.2 低周波数発振器 (LFOSC)
        1. 7.9.2.1 SYSOSC の標準的な周波数精度
      3. 7.9.3 システム・フェーズ・ロック・ループ (SYSPLL)
      4. 7.9.4 低周波数クリスタル / クロック
      5. 7.9.5 高周波数クリスタル / クロック
    10. 7.10 デジタル IO
      1. 7.10.1 電気的特性
      2. 7.10.2 スイッチング特性
    11. 7.11 アナログ・マルチプレクサ VBOOST
    12. 7.12 ADC
      1. 7.12.1 電気的特性
      2. 7.12.2 スイッチング特性
      3. 7.12.3 直線性パラメータ
      4. 7.12.4 代表的な接続図
    13. 7.13 温度センサ
    14. 7.14 VREF
      1. 7.14.1 電圧特性
      2. 7.14.2 電気的特性
    15. 7.15 コンパレータ (COMP)
      1. 7.15.1 コンパレータ電気的特性
    16. 7.16 DAC
      1. 7.16.1 DAC 電源仕様
      2. 7.16.2 DAC 出力仕様
      3. 7.16.3 DAC 動的仕様
      4. 7.16.4 DAC 直線性仕様
      5. 7.16.5 DAC タイミング仕様
    17. 7.17 GPAMP
      1. 7.17.1 電気的特性
      2. 7.17.2 スイッチング特性
    18. 7.18 OPA
      1. 7.18.1 電気的特性
      2. 7.18.2 スイッチング特性
      3. 7.18.3 PGA モード
    19. 7.19 I2C
      1. 7.19.1 I2C 特性
      2. 7.19.2 I2C フィルタ
      3. 7.19.3 I2C のタイミング図
    20. 7.20 SPI
      1. 7.20.1 SPI
      2. 7.20.2 SPI のタイミング図
    21. 7.21 UART
    22. 7.22 TIMx
    23. 7.23 TRNG
      1. 7.23.1 TRNG 電気的特性
      2. 7.23.2 TRNG スイッチング特性
    24. 7.24 エミュレーションおよびデバッグ
      1. 7.24.1 SWD タイミング
  9. 8 詳細説明
    1. 8.1  CPU
    2. 8.2  動作モード
      1. 8.2.1 動作モード別の機能 (MSPM0G350x)
    3. 8.3  パワー・マネージメント・ユニット (PMU)
    4. 8.4  クロック・モジュール (CKM)
    5. 8.5  DMA
    6. 8.6  イベント
    7. 8.7  メモリ
      1. 8.7.1 メモリ構成
      2. 8.7.2 ペリフェラル・ファイル・マップ
      3. 8.7.3 ペリフェラルの割り込みベクタ
    8. 8.8  フラッシュ・メモリ
    9. 8.9  SRAM
    10. 8.10 GPIO
    11. 8.11 IOMUX
    12. 8.12 ADC
    13. 8.13 温度センサ
    14. 8.14 VREF
    15. 8.15 COMP
    16. 8.16 DAC
    17. 8.17 OPA
    18. 8.18 GPAMP
    19. 8.19 TRNG
    20. 8.20 AES
    21. 8.21 CRC
    22. 8.22 MATHACL
    23. 8.23 UART
    24. 8.24 I2C
    25. 8.25 SPI
    26. 8.26 CAN-FD
    27. 8.27 WWDT
    28. 8.28 RTC
    29. 8.29 タイマ (TIMx)
    30. 8.30 デバイスのアナログ接続
    31. 8.31 入力 / 出力の回路図
    32. 8.32 シリアル・ワイヤ・デバッグ・インターフェイス
    33. 8.33 ブート・ストラップ・ローダ (BSL)
    34. 8.34 デバイス・ファクトリ定数
    35. 8.35 識別
  10. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 代表的なアプリケーション
      1. 9.1.1 回路図
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 入門と次のステップ
    2. 10.2 デバイス命名規則
    3. 10.3 ツールとソフトウェア
    4. 10.4 ドキュメントのサポート
    5. 10.5 サポート・リソース
    6. 10.6 商標
    7. 10.7 静電気放電に関する注意事項
    8. 10.8 用語集
  12. 11メカニカル、パッケージ、および注文情報
  13. 12改訂履歴

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.8 タイミング特性

VDD=3.3V、Ta=25℃ (特に記述のない限り)
パラメータ テスト条件 最小値 代表値 最大値 単位
ウェークアップ・タイミング
tWAKE, SLEEP1 SLEEP1 から RUN までのウェークアップ時間 (1) 1.6 µs
tWAKE, SLEEP2 SLEEP2 から RUN までのウェークアップ時間 (1) 2.2 µs
tWAKE, STANDBY0 STANDBY0 から RUN までのウェークアップ時間 (1) 22.7 µs
tWAKE, STANDBY1 STANDBY1 から RUN までのウェークアップ時間 (1) 22.7 µs
tWAKE, STOP0 STOP0 から RUN までのウェークアップ時間 (SYSOSC イネーブル) (1) 19.7 µs
tWAKE, STOP1 STOP1 から RUN までのウェークアップ時間 (SYSOSC イネーブル) (1) 21.2 µs
tWAKE, STOP2 STOP2 から RUN までのウェークアップ時間 (SYSOSC ディセーブル) (1) 20.5
tWAKEUP, SHDN SHUTDOWN から RUN までのウェークアップ時間 (2) 高速ブートがイネーブル 250 µs
高速ブートがディセーブル 270
非同期高速クロック要求タイミング
tDELAY, SLEEP1 非同期要求のエッジから最初の 32MHz MCLK エッジまでの遅延時間 モードは SLEEP1 0.34 µs
tDELAY, SLEEP2 非同期要求のエッジから最初の 32MHz MCLK エッジまでの遅延時間 モードは SLEEP2 0.95 µs
tDELAY, STANDBY0 非同期要求のエッジから最初の 32MHz MCLK エッジまでの遅延時間 モードは STANDBY0 3.1 µs
tDELAY, STANDBY1 非同期要求のエッジから最初の 32MHz MCLK エッジまでの遅延時間 モードは STANDBY1 3.2 µs
tDELAY, STOP0 非同期要求のエッジから最初の 32MHz MCLK エッジまでの遅延時間 モードは STOP0 1.0 µs
tDELAY, STOP1 非同期要求のエッジから最初の 32MHz MCLK エッジまでの遅延時間 モードは STOP1 2.4 µs
tDELAY, STOP2 非同期要求のエッジから最初の 32MHz MCLK エッジまでの遅延時間 モードは STOP2 1.0 μs
スタートアップ・タイミング
tSTART、RESET デバイスのリセット / パワーアップからのコールド・スタートアップ時間 (3) 高速ブートがイネーブル 271 μs
高速ブートがディセーブル 318
NRST タイミング
tRST, BOOTRST BOOTRST を生成するための NRST ピンのパルス長 ULPCLK ≧ 4MHz 1.5 μs
ULPCLK=32kHz 100
tRST, POR POR を生成するための NRST ピンのパルス長 1 s
(1) ウェークアップ時間は、グリッチ・フィルタがディセーブル (FILTEREN=0x0)、高速ウェークアップがイネーブル (FASTWAKEONLY=1) の条件で、外部ウェークアップ信号のエッジ (GPIO ウェークアップ・イベント) から、ユーザー・プログラムの最初の命令が実行されるまでの時間として測定されます。
(2) ウェークアップ時間は、外部ウェークアップ信号 (IOMUX ウェークアップ・イベント) のエッジから、ユーザー・プログラムの最初の命令が実行されるまでの時間として測定されます。
(3) スタートアップ時間は、VDD が VBOR0- と交差 (コールド・スタートアップ) した時刻から、ユーザー・プログラムの最初の命令が実行されるまでの時間として測定されます。