JAJSPZ2C October   2022  – January 2024 MSPM0L1105 , MSPM0L1106

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 機能ブロック図
  6. 5 デバイスの比較
  7. 6 ピン構成および機能
    1. 6.1 ピン配置図
    2. 6.2 ピン属性
    3. 6.3 信号の説明
    4. 6.4 未使用ピンの接続
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  推奨動作条件
    4. 7.4  熱に関する情報
    5. 7.5  電源電流特性
      1. 7.5.1 RUN/SLEEP モード
      2. 7.5.2 STOP/STANDBY モード
      3. 7.5.3 SHUTDOWN モード
    6. 7.6  電源シーケンス
      1. 7.6.1 POR と BOR
      2. 7.6.2 電源ランプ
    7. 7.7  フラッシュ メモリの特性
    8. 7.8  タイミング特性
    9. 7.9  クロック仕様
      1. 7.9.1 システム発振器 (SYSOSC)
        1. 7.9.1.1 SYSOSC の標準周波数精度
      2. 7.9.2 低周波数発振器 (LFOSC)
    10. 7.10 デジタル IO
      1. 7.10.1 電気的特性
      2. 7.10.2 スイッチング特性
    11. 7.11 アナログ マルチプレクサ VBOOST
    12. 7.12 ADC
      1. 7.12.1 電気的特性
      2. 7.12.2 スイッチング特性
      3. 7.12.3 直線性パラメータ
      4. 7.12.4 代表的な接続図
    13. 7.13 温度センサ
    14. 7.14 VREF
      1. 7.14.1 電圧特性
      2. 7.14.2 電気的特性
    15. 7.15 GPAMP
      1. 7.15.1 電気的特性
      2. 7.15.2 スイッチング特性
    16. 7.16 I2C
      1. 7.16.1 I2C の特性
      2. 7.16.2 I2C フィルタ
      3. 7.16.3 I2C のタイミング図
    17. 7.17 SPI
      1. 7.17.1 SPI
      2. 7.17.2 SPI タイミング図
    18. 7.18 UART
    19. 7.19 TIMx
    20. 7.20 エミュレーションおよびデバッグ
      1. 7.20.1 SWD タイミング
  9. 8 詳細説明
    1. 8.1  CPU
    2. 8.2  動作モード
      1. 8.2.1 動作モード別の機能 (MSPM0L110x)
    3. 8.3  パワー マネージメント ユニット (PMU)
    4. 8.4  クロック・モジュール (CKM)
    5. 8.5  DMA
    6. 8.6  イベント
    7. 8.7  メモリ
      1. 8.7.1 メモリ構成
      2. 8.7.2 ペリフェラル・ファイル・マップ
      3. 8.7.3 ペリフェラルの割り込みベクタ
    8. 8.8  フラッシュ・メモリ
    9. 8.9  SRAM
    10. 8.10 GPIO
    11. 8.11 IOMUX
    12. 8.12 ADC
    13. 8.13 温度センサ
    14. 8.14 VREF
    15. 8.15 GPAMP
    16. 8.16 CRC
    17. 8.17 UART
    18. 8.18 SPI
    19. 8.19 I2C
    20. 8.20 WWDT
    21. 8.21 タイマ (TIMx)
    22. 8.22 デバイスのアナログ接続
    23. 8.23 入力 / 出力の回路図
    24. 8.24 ブートストラップ・ローダ (BSL)
    25. 8.25 シリアル・ワイヤ・デバッグ・インターフェイス
    26. 8.26 デバイス・ファクトリ定数
    27. 8.27 識別
  10. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 代表的なアプリケーション
      1. 9.1.1 回路図
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイス命名規則
    2. 10.2 ツールとソフトウェア
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • DGS|28
  • RGE|24
  • DYY|16
  • RHB|32
  • RTR|16
  • DGS|20
サーマルパッド・メカニカル・データ
発注情報

8.21 タイマ (TIMx)

これらのデバイスのタイマ ペリフェラルは、以下の主な機能をサポートしています。構成の詳細については、表 8-9 を参照してください。

汎用タイマ (TIMGx) 特有の機能には以下が含まれます。

  • 16 ビット タイマ、アップ、ダウン、またはアップダウンのカウント モードと反復リロード モード付き
  • 選択可能 / 構成可能なクロック ソース
  • カウンタ クロック周波数を分周するための 8 ビット プログラマブル プリスケーラ
  • 以下のための 2 つの独立したチャネル
    • 出力の比較
    • 入力のキャプチャ
    • PWM 出力
    • ワンショット モード
  • 位置決めと移動量検出のための直交エンコーダ インターフェイス (QEI) のサポート
  • 同一電力ドメイン内の各種 TIMx インスタンス間の同期とクロス トリガをサポート
  • 割り込み / DMA トリガ生成とクロス ペリフェラル (ADC など) トリガ機能をサポート
  • ホール センサ入力のためのクロス トリガ イベント ロジック
表 8-9 各種 TIMG の構成
TIM 名パワー ドメイン分解能プリスケーラキャプチャ / 比較チャネル

外部 PWM チャネル

位相負荷シャドウ負荷シャドウ CC
TIMG0PD016 ビット8 ビット2

2

---
TIMG1PD016 ビット8 ビット2

2

---
TIMG2PD016 ビット8 ビット2

2

---
TIMG4PD016 ビット8 ビット2

2

-ありあり
表 8-10 TIMG クロス トリガ マップ
TSEL.ETSEL の選択TIMG0TIMG1TIMG2TIMG4
0TIMG0.TRIG0TIMG0.TRIG0TIMG0.TRIG0TIMG0.TRIG0
1TIMG1.TRIG0TIMG1.TRIG0TIMG1.TRIG0TIMG1.TRIG0
2TIMG2.TRIG0TIMG2.TRIG0TIMG2.TRIG0TIMG2.TRIG0
3TIMG4-TRIG0TIMG4-TRIG0TIMG4-TRIG0TIMG4-TRIG0
4～15予約済み
16イベント サブスクライバ ポート 0 (FSUB0)
17イベント サブスクライバ ポート 1 (FSUB1)
18～31予約済み

詳細については、『MSPM0 L シリーズ 32MHz マイクロコントローラ テクニカル リファレンス マニュアル』の「タイマ」の章を参照してください。