JAJSPZ2C October   2022  – January 2024 MSPM0L1105 , MSPM0L1106

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 機能ブロック図
  6. 5 デバイスの比較
  7. 6 ピン構成および機能
    1. 6.1 ピン配置図
    2. 6.2 ピン属性
    3. 6.3 信号の説明
    4. 6.4 未使用ピンの接続
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  推奨動作条件
    4. 7.4  熱に関する情報
    5. 7.5  電源電流特性
      1. 7.5.1 RUN/SLEEP モード
      2. 7.5.2 STOP/STANDBY モード
      3. 7.5.3 SHUTDOWN モード
    6. 7.6  電源シーケンス
      1. 7.6.1 POR と BOR
      2. 7.6.2 電源ランプ
    7. 7.7  フラッシュ メモリの特性
    8. 7.8  タイミング特性
    9. 7.9  クロック仕様
      1. 7.9.1 システム発振器 (SYSOSC)
        1. 7.9.1.1 SYSOSC の標準周波数精度
      2. 7.9.2 低周波数発振器 (LFOSC)
    10. 7.10 デジタル IO
      1. 7.10.1 電気的特性
      2. 7.10.2 スイッチング特性
    11. 7.11 アナログ マルチプレクサ VBOOST
    12. 7.12 ADC
      1. 7.12.1 電気的特性
      2. 7.12.2 スイッチング特性
      3. 7.12.3 直線性パラメータ
      4. 7.12.4 代表的な接続図
    13. 7.13 温度センサ
    14. 7.14 VREF
      1. 7.14.1 電圧特性
      2. 7.14.2 電気的特性
    15. 7.15 GPAMP
      1. 7.15.1 電気的特性
      2. 7.15.2 スイッチング特性
    16. 7.16 I2C
      1. 7.16.1 I2C の特性
      2. 7.16.2 I2C フィルタ
      3. 7.16.3 I2C のタイミング図
    17. 7.17 SPI
      1. 7.17.1 SPI
      2. 7.17.2 SPI タイミング図
    18. 7.18 UART
    19. 7.19 TIMx
    20. 7.20 エミュレーションおよびデバッグ
      1. 7.20.1 SWD タイミング
  9. 8 詳細説明
    1. 8.1  CPU
    2. 8.2  動作モード
      1. 8.2.1 動作モード別の機能 (MSPM0L110x)
    3. 8.3  パワー マネージメント ユニット (PMU)
    4. 8.4  クロック・モジュール (CKM)
    5. 8.5  DMA
    6. 8.6  イベント
    7. 8.7  メモリ
      1. 8.7.1 メモリ構成
      2. 8.7.2 ペリフェラル・ファイル・マップ
      3. 8.7.3 ペリフェラルの割り込みベクタ
    8. 8.8  フラッシュ・メモリ
    9. 8.9  SRAM
    10. 8.10 GPIO
    11. 8.11 IOMUX
    12. 8.12 ADC
    13. 8.13 温度センサ
    14. 8.14 VREF
    15. 8.15 GPAMP
    16. 8.16 CRC
    17. 8.17 UART
    18. 8.18 SPI
    19. 8.19 I2C
    20. 8.20 WWDT
    21. 8.21 タイマ (TIMx)
    22. 8.22 デバイスのアナログ接続
    23. 8.23 入力 / 出力の回路図
    24. 8.24 ブートストラップ・ローダ (BSL)
    25. 8.25 シリアル・ワイヤ・デバッグ・インターフェイス
    26. 8.26 デバイス・ファクトリ定数
    27. 8.27 識別
  10. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 代表的なアプリケーション
      1. 9.1.1 回路図
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイス命名規則
    2. 10.2 ツールとソフトウェア
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • DGS|28
  • RGE|24
  • DYY|16
  • RHB|32
  • RTR|16
  • DGS|20
サーマルパッド・メカニカル・データ
発注情報

7.7 フラッシュ メモリの特性

自由気流での動作温度範囲内 (特に記述のない限り)
パラメータ テスト条件 最小値 標準値 最大値 単位
電源
VDDPGM/ERASE 書き込みと消去の電源電圧 1.62 3.6 V
IDDERASE 消去動作中の VDD からの電源電流 電源電流の差分 2 mA
IDDPGM 書き込み動作中の VDD からの電源電流 電源電流の差分 2.5 mA
耐久性
NWEC(LOWER) 消去 / 書き込みサイクル耐久性 (フラッシュの下位 32KB) (1) 100 k サイクル
NWEC(UPPER) 消去 / 書き込みサイクル耐久性 (フラッシュの残り) (1) 10 k サイクル
NE(MAX) 故障に至るまでの全消去動作回数 (2) 802 k 回の消去動作
NW(MAX) セクタが消去されるまでのワード線あたりの書き込み動作回数 (3) 83 書き込み動作
保持
tRET_85 フラッシュ メモリのデータ保持 -40℃ ≦Tj ≦ 85℃ 60 年
tRET_105 フラッシュ メモリのデータ保持 -40℃ ≦Tj ≦ 105℃ 11.4 年
書き込みと消去のタイミング
tPROG (WORD, 64) フラッシュ ワードの書き込み時間 (4) (6) 50 275 μs
tPROG (SEC, 64) 1KB セクタの書き込み時間 (5) (6) 6.4 ms
tERASE (SEC) セクタの消去時間 2k 以下の消去 / 書き込みサイクル、Tj≧25℃ 4 20 ms
tERASE (SEC) セクタの消去時間 10k 以下の消去 / 書き込みサイクル、Tj≧25℃ 20 150 ms
tERASE (SEC) セクタの消去時間 10k 以下の消去 / 書き込みサイクル 20 200 ms
tERASE (BANK) バンクの消去時間 10k 以下の消去 / 書き込みサイクル 22 220 ms
(1) EEPROM エミュレーション アプリケーションを可能にするため、下位 32KB のフラッシュ アドレス空間はより優れた消去 / 書き込み耐久性をサポートしています。32KB 以下のフラッシュ メモリを内蔵したデバイスでは、フラッシュ メモリ全体が NWEC(LOWER) の消去 / 書き込みサイクルをサポートしています。
(2) 故障に至るまでにフラッシュによってサポートされる消去動作の累積回数。セクタ消去またはバンク消去動作は、1 回の消去動作と見なします。
(3) ワード線を消去するまでに、許容されるワード線あたりの書き込み動作の最大回数。同じワード線への追加書き込みが必要な場合、ワード線あたりの書き込み動作の最大回数に達すると、セクタ消去が必要です。
(4) 書き込み時間は、書き込みコマンドがトリガされてから、フラッシュ コントローラでコマンド完了割り込みフラグがセットされるまでの時間として定義されます。
(5) セクタ書き込み時間は、最初のワード書き込みコマンドがトリガされてから、最後のワード書き込みコマンドが完了し、フラッシュ コントローラで割り込みフラグがセットされるまでの時間として定義されます。この時間には、セクタの書き込み中にソフトウェアが (最初のフラッシュ ワードの後に) 各フラッシュ ワードをフラッシュ コントローラに読み込むために必要な時間が含まれます。
(6) フラッシュ ワード サイズは 64 データ ビット (8 バイト) です。ECC 付きデバイスの場合、フラッシュ ワード サイズの合計は 72 ビット (64 データ ビット + 8 ECC ビット) です。