JAJSPZ3D October   2022  – January 2024 MSPM0L1303 , MSPM0L1304 , MSPM0L1305 , MSPM0L1306 , MSPM0L1343 , MSPM0L1344 , MSPM0L1345 , MSPM0L1346

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 機能ブロック図
  6. 5 デバイスの比較
  7. 6 ピン構成および機能
    1. 6.1 ピン配置図
    2. 6.2 ピン属性
    3. 6.3 信号の説明
    4. 6.4 未使用ピンの接続
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  推奨動作条件
    4. 7.4  熱に関する情報
    5. 7.5  電源電流特性
      1. 7.5.1 RUN/SLEEP モード
      2. 7.5.2 STOP/STANDBY モード
      3. 7.5.3 SHUTDOWN モード
    6. 7.6  電源シーケンス
      1. 7.6.1 POR と BOR
      2. 7.6.2 電源ランプ
    7. 7.7  フラッシュ メモリの特性
    8. 7.8  タイミング特性
    9. 7.9  クロック仕様
      1. 7.9.1 システム発振器 (SYSOSC)
      2. 7.9.2 低周波数発振器 (LFOSC)
    10. 7.10 デジタル IO
      1. 7.10.1 電気的特性
      2. 7.10.2 スイッチング特性
    11. 7.11 アナログ マルチプレクサ VBOOST
    12. 7.12 ADC
      1. 7.12.1 電気的特性
      2. 7.12.2 スイッチング特性
      3. 7.12.3 直線性パラメータ
      4. 7.12.4 代表的な接続図
    13. 7.13 温度センサ
    14. 7.14 VREF
      1. 7.14.1 電圧特性
      2. 7.14.2 電気的特性
    15. 7.15 COMP
      1. 7.15.1 コンパレータの電気的特性
    16. 7.16 GPAMP
      1. 7.16.1 電気的特性
      2. 7.16.2 スイッチング特性
    17. 7.17 OPA
      1. 7.17.1 電気的特性
      2. 7.17.2 スイッチング特性
      3. 7.17.3 PGA モード
    18. 7.18 I2C
      1. 7.18.1 I2C の特性
      2. 7.18.2 I2C フィルタ
      3. 7.18.3 I2C のタイミング図
    19. 7.19 SPI
      1. 7.19.1 SPI
      2. 7.19.2 SPI タイミング図
    20. 7.20 UART
    21. 7.21 TIMx
    22. 7.22 エミュレーションおよびデバッグ
      1. 7.22.1 SWD タイミング
  9. 8 詳細説明
    1. 8.1  CPU
    2. 8.2  動作モード
      1. 8.2.1 動作モード別の機能
    3. 8.3  パワー マネージメント ユニット (PMU)
    4. 8.4  クロック・モジュール (CKM)
    5. 8.5  DMA
    6. 8.6  イベント
    7. 8.7  メモリ
      1. 8.7.1 メモリ構成
      2. 8.7.2 ペリフェラル・ファイル・マップ
      3. 8.7.3 ペリフェラルの割り込みベクタ
    8. 8.8  フラッシュ・メモリ
    9. 8.9  SRAM
    10. 8.10 GPIO
    11. 8.11 IOMUX
    12. 8.12 ADC
    13. 8.13 温度センサ
    14. 8.14 VREF
    15. 8.15 COMP
    16. 8.16 CRC
    17. 8.17 GPAMP
    18. 8.18 OPA
    19. 8.19 I2C
    20. 8.20 SPI
    21. 8.21 UART
    22. 8.22 WWDT
    23. 8.23 タイマ (TIMx)
    24. 8.24 デバイスのアナログ接続
    25. 8.25 入力 / 出力の回路図
    26. 8.26 シリアル・ワイヤ・デバッグ・インターフェイス
    27. 8.27 ブートストラップ・ローダ (BSL)
    28. 8.28 デバイス・ファクトリ定数
    29. 8.29 識別
  10. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 代表的なアプリケーション
      1. 9.1.1 回路図
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイス命名規則
    2. 10.2 ツールとソフトウェア
    3. 10.3 ドキュメントのサポート
    4. 10.4 サポート・リソース
    5. 10.5 商標
    6. 10.6 静電気放電に関する注意事項
    7. 10.7 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • DGS|28
  • RGE|24
  • RHB|32
  • DYY|16
  • RTR|16
  • DGS|20
サーマルパッド・メカニカル・データ
発注情報

8.2.1 動作モード別の機能

各動作モードでサポートされている機能を、表 8-1 に示します。

機能キー：

  • EN：その機能は、指定されたモードでイネーブルされます。
  • DIS：その機能は、指定されたモードでディセーブル (クロックと電源のどちらかが遮断) されますが、その機能の設定は保持されます。
  • OPT：その機能は、指定されたモードでは任意であり、イネーブルなときはイネーブルのままです。
  • NS：その機能は、指定されたモードで自動的にはディセーブルされませんが、サポートされません。
  • OFF：その機能は、指定されたモードで完全に電源がオフになり、設定情報は保持されません。
表 8-1 動作モード別のサポートされている機能
動作モード RUN SLEEP STOP STANDBY SHUTDOWN
RUN0 RUN1 RUN2 SLEEP0 SLEEP1 SLEEP2 STOP0 STOP1 STOP2 STANDBY0 STANDBY1
発振器 SYSOSC EN EN DIS EN EN DIS OPT(1) EN DIS DIS DIS OFF
LFOSC EN OFF
クロック CPUCLK 32M 32k 32k DIS OFF
MCLK から PD1 へ 32M 32k 32k 32M 32k 32k DIS OFF
ULPCLK から PD0 へ 32M 32k 32k 32M 32k 32k 4M(1) 4M 32k DIS OFF
ULPCLK から TIMG0/1 へ 32M 32k 32k 32M 32k 32k 4M(1) 4M 32k OFF
MFCLK OPT DIS OPT DIS OPT DIS OFF
LFCLK 32k DIS OFF
LFCLK から TIMG0/1 へ 32k OFF
MCLK モニタ OPT DIS OFF
PMU POR モニタ EN
BOR モニタ EN OFF
コア・レギュレータ 高駆動能力 中駆動能力 低駆動能力 OFF
コア機能 CPU EN DIS OFF
DMA OPT NS (トリガをサポート) OFF
フラッシュ EN DIS OFF
SRAM EN DIS OFF
PD1 ペリフェラル SPI0 OPT DIS OFF
CRC OPT DIS OFF
PD0 ペリフェラル TIMG0/1 OPT OFF
TIMG2/4 OPT OPT(2) OFF
UART0/1 OPT OPT(2) OFF
I2C0/1 OPT OPT(2) OFF
GPIOA OPT OPT(2) OFF
WWDT0 OPT DIS OFF
アナログ ADC0 OPT NS (トリガをサポート) OFF
OPA0/1 OPT NS OPT NS OPT NS OFF
GPAMP OPT NS OFF
COMP0 OPT OPT (ULP) OPT OPT (ULP) OPT OPT (ULP) OFF
IOMUX および IO ウェークアップ EN DIS (ウェーク付き)
ウェーク源 N/A 任意の IRQ PD0 IRQ IOMUX、NRST、SWD
(1) RUN1 から STOP0 に遷移した場合 (SYSOSC がイネーブルで、MCLK は LFCLK から供給)、RUN1 のときと同様に SYSOSC はイネーブルに維持され、ULPCLK は 32kHz に維持されます。RUN2 から STOP0 に遷移した場合 (SYSOSC がディセーブルで、MCLK は LFCLK から供給)、RUN2 のときと同様に SYSOSC はディセーブルに維持され、ULPCLK は 32kHz に維持されます。
(2) STANDBY に STANDBY1 のポリシーを使用する場合、TIMG0 と TIMG1 のみがクロック駆動されます。その他の PD0 ペリフェラルは、外部アクティビティが発生した際に非同期高速クロック要求を生成できますが、アクティブにクロック供給されません。