JAJSPZ3D October   2022  – January 2024 MSPM0L1303 , MSPM0L1304 , MSPM0L1305 , MSPM0L1306 , MSPM0L1343 , MSPM0L1344 , MSPM0L1345 , MSPM0L1346

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 機能ブロック図
  6. 5 デバイスの比較
  7. 6 ピン構成および機能
    1. 6.1 ピン配置図
    2. 6.2 ピン属性
    3. 6.3 信号の説明
    4. 6.4 未使用ピンの接続
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  推奨動作条件
    4. 7.4  熱に関する情報
    5. 7.5  電源電流特性
      1. 7.5.1 RUN/SLEEP モード
      2. 7.5.2 STOP/STANDBY モード
      3. 7.5.3 SHUTDOWN モード
    6. 7.6  電源シーケンス
      1. 7.6.1 POR と BOR
      2. 7.6.2 電源ランプ
    7. 7.7  フラッシュ メモリの特性
    8. 7.8  タイミング特性
    9. 7.9  クロック仕様
      1. 7.9.1 システム発振器 (SYSOSC)
      2. 7.9.2 低周波数発振器 (LFOSC)
    10. 7.10 デジタル IO
      1. 7.10.1 電気的特性
      2. 7.10.2 スイッチング特性
    11. 7.11 アナログ マルチプレクサ VBOOST
    12. 7.12 ADC
      1. 7.12.1 電気的特性
      2. 7.12.2 スイッチング特性
      3. 7.12.3 直線性パラメータ
      4. 7.12.4 代表的な接続図
    13. 7.13 温度センサ
    14. 7.14 VREF
      1. 7.14.1 電圧特性
      2. 7.14.2 電気的特性
    15. 7.15 COMP
      1. 7.15.1 コンパレータの電気的特性
    16. 7.16 GPAMP
      1. 7.16.1 電気的特性
      2. 7.16.2 スイッチング特性
    17. 7.17 OPA
      1. 7.17.1 電気的特性
      2. 7.17.2 スイッチング特性
      3. 7.17.3 PGA モード
    18. 7.18 I2C
      1. 7.18.1 I2C の特性
      2. 7.18.2 I2C フィルタ
      3. 7.18.3 I2C のタイミング図
    19. 7.19 SPI
      1. 7.19.1 SPI
      2. 7.19.2 SPI タイミング図
    20. 7.20 UART
    21. 7.21 TIMx
    22. 7.22 エミュレーションおよびデバッグ
      1. 7.22.1 SWD タイミング
  9. 8 詳細説明
    1. 8.1  CPU
    2. 8.2  動作モード
      1. 8.2.1 動作モード別の機能
    3. 8.3  パワー マネージメント ユニット (PMU)
    4. 8.4  クロック・モジュール (CKM)
    5. 8.5  DMA
    6. 8.6  イベント
    7. 8.7  メモリ
      1. 8.7.1 メモリ構成
      2. 8.7.2 ペリフェラル・ファイル・マップ
      3. 8.7.3 ペリフェラルの割り込みベクタ
    8. 8.8  フラッシュ・メモリ
    9. 8.9  SRAM
    10. 8.10 GPIO
    11. 8.11 IOMUX
    12. 8.12 ADC
    13. 8.13 温度センサ
    14. 8.14 VREF
    15. 8.15 COMP
    16. 8.16 CRC
    17. 8.17 GPAMP
    18. 8.18 OPA
    19. 8.19 I2C
    20. 8.20 SPI
    21. 8.21 UART
    22. 8.22 WWDT
    23. 8.23 タイマ (TIMx)
    24. 8.24 デバイスのアナログ接続
    25. 8.25 入力 / 出力の回路図
    26. 8.26 シリアル・ワイヤ・デバッグ・インターフェイス
    27. 8.27 ブートストラップ・ローダ (BSL)
    28. 8.28 デバイス・ファクトリ定数
    29. 8.29 識別
  10. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 代表的なアプリケーション
      1. 9.1.1 回路図
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイス命名規則
    2. 10.2 ツールとソフトウェア
    3. 10.3 ドキュメントのサポート
    4. 10.4 サポート・リソース
    5. 10.5 商標
    6. 10.6 静電気放電に関する注意事項
    7. 10.7 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • DGS|20
サーマルパッド・メカニカル・データ
発注情報

8.7.1 メモリ構成

デバイスのメモリ・マップを、以下の表に要約します。メモリ領域の詳細については、『MSPM0 L シリーズ 32MHz マイクロコントローラ・テクニカル・リファレンス・マニュアル』の「プラットフォーム・メモリ・マップ」の章を参照してください。

表 8-4 メモリ構成
メモリ領域 サブ領域 MSPM0L1304、MSPM0L1344 MSPM0L1305、MSPM0L1345 MSPM0L1306、MSPM0L1346
コード (フラッシュ) MAIN (3)

16KB - 8B

0x0000.0000～0x0000.3FF8

32KB - 8B(2)

0x0000.0000～0x0000.7FF8

64KB - 8B(2)

0x0000.0000～0x0000.FFF8
MAIN のエイリアス (2)(3) 0x0040.0000～0x0040.3FF8 0x0040.0000～0x0040.7FF8 0x0040.0000～0x0040.FFF8
SRAM (SRAM) SRAM

2KB

0x2000.0000～0x2000.0800

4KB

0x2000.0000～0x2000.1000

4KB

0x2000.0000～0x2000.1000
SRAM のエイリアス (2) 0x2000.0000～0x2000.0800 0x2000.0000～0x2000.1000 0x2000.0000～0x2000.1000
ペリフェラル ペリフェラル 0x4000.0000～0x40FF.FFFF 0x4000.0000～0x40FF.FFFF 0x4000.0000～0x40FF.FFFF
MAIN (3) 0x0000.0000～0x0000.3FF8 0x0000.0000～0x0000.7FF8 0x0000.0000～0x0000.FFF8
MAIN のエイリアス (2)(3) 0x0040.0000～0x0040.3FF8 0x0040.0000～0x0040.7FF8 0x0040.0000～0x0040.FFF8
NONMAIN

512 バイト

0x41C0.0000～0x41C0.0200

512 バイト

0x41C0.0000～0x41C0.0200

512 バイト

0x41C0.0000～0x41C0.0200
NONMAIN のエイリアス (2) 0x41C1.0000～0x41C1.0200 0x41C1.0000～0x41C1.0200 0x41C1.0000～0x41C1.0200
FACTORY 0x41C4.0000～0x41C4.0080 0x41C4.0000～0x41C4.0080 0x41C4.0000～0x41C4.0080
FACTORY のエイリアス (2) 0x41C5.0000～0x41C5.0080 0x41C5.0000～0x41C5.0080 0x41C5.0000～0x41C5.0080
サブシステム 0x6000.0000～0x7FFF.FFFF 0x6000.0000～0x7FFF.FFFF 0x6000.0000～0x7FFF.FFFF
システム PPB 0xE000.0000～0xE00F.FFFF 0xE000.0000～0xE00F.FFFF 0xE000.0000～0xE00F.FFFF
(2) フラッシュ・メモリの上位 32KB (アドレス 0x0000.0000～0x0000.8000) の書き込み / 消去サイクルは最大 100000 回です。
(2) メモリのエイリアスは、対応するメモリ領域と同じメモリ領域を読み取ります。ECC を備えたデバイスとの互換性を維持するために、メモリのエイリアスが備わっています
(3) フラッシュ領域の最後の 8 バイトのいずれかに CPU がアクセスすると、ハード・フォルトが発生します。これは、プリフェッチ・ロジックが 1 フラッシュ・ワード (64 ビット) 先の読み取りを試み、無効なメモリ位置の読み取りが行われるためです。