JAJSDV8E August   2011  – January 2017 OMAP-L132

PRODUCTION DATA.  

  1. 1デバイスの概要
    1. 1.1 特長
    2. 1.2 アプリケーション
    3. 1.3 概要
    4. 1.4 機能ブロック図
  2. 2Revision History
  3. 3Device Comparison
    1. 3.1 Device Characteristics
    2. 3.2 Device Compatibility
    3. 3.3 ARM Subsystem
      1. 3.3.1 ARM926EJ-S RISC CPU
      2. 3.3.2 CP15
      3. 3.3.3 MMU
      4. 3.3.4 Caches and Write Buffer
      5. 3.3.5 Advanced High-Performance Bus (AHB)
      6. 3.3.6 Embedded Trace Macrocell (ETM) and Embedded Trace Buffer (ETB)
      7. 3.3.7 ARM Memory Mapping
    4. 3.4 DSP Subsystem
      1. 3.4.1 C674x DSP CPU Description
      2. 3.4.2 DSP Memory Mapping
        1. 3.4.2.1 ARM Internal Memories
        2. 3.4.2.2 External Memories
        3. 3.4.2.3 DSP Internal Memories
        4. 3.4.2.4 C674x CPU
    5. 3.5 Memory Map Summary
      1. Table 3-4 OMAP-L132 Top Level Memory Map
    6. 3.6 Pin Assignments
      1. 3.6.1 Pin Map (Bottom View)
    7. 3.7 Pin Multiplexing Control
    8. 3.8 Terminal Functions
      1. 3.8.1  Device Reset, NMI and JTAG
      2. 3.8.2  High-Frequency Oscillator and PLL
      3. 3.8.3  Real-Time Clock and 32-kHz Oscillator
      4. 3.8.4  DEEPSLEEP Power Control
      5. 3.8.5  External Memory Interface A (EMIFA)
      6. 3.8.6  DDR2/mDDR Controller
      7. 3.8.7  Serial Peripheral Interface Modules (SPI)
      8. 3.8.8  Programmable Real-Time Unit (PRU)
      9. 3.8.9  Enhanced Capture/Auxiliary PWM Modules (eCAP0)
      10. 3.8.10 Enhanced Pulse Width Modulators (eHRPWM)
      11. 3.8.11 Boot
      12. 3.8.12 Universal Asynchronous Receiver/Transmitters (UART0, UART1, UART2)
      13. 3.8.13 Inter-Integrated Circuit Modules(I2C0, I2C1)
      14. 3.8.14 Timers
      15. 3.8.15 Multichannel Audio Serial Ports (McASP)
      16. 3.8.16 Multichannel Buffered Serial Ports (McBSP)
      17. 3.8.17 Universal Serial Bus Modules (USB0)
      18. 3.8.18 Ethernet Media Access Controller (EMAC)
      19. 3.8.19 Multimedia Card/Secure Digital (MMC/SD)
      20. 3.8.20 General Purpose Input Output
      21. 3.8.21 Reserved and No Connect
      22. 3.8.22 Supply and Ground
    9. 3.9 Unused Pin Configurations
  4. 4Device Configuration
    1. 4.1 Boot Modes
    2. 4.2 SYSCFG Module
    3. 4.3 Pullup/Pulldown Resistors
  5. 5Specifications
    1. 5.1 Absolute Maximum Ratings Over Operating Junction Temperature Range (Unless Otherwise Noted)
    2. 5.2 Handling Ratings
    3. 5.3 Recommended Operating Conditions
    4. 5.4 Notes on Recommended Power-On Hours (POH)
    5. 5.5 Electrical Characteristics Over Recommended Ranges of Supply Voltage and Operating Junction Temperature (Unless Otherwise Noted)
  6. 6Peripheral Information and Electrical Specifications
    1. 6.1  Parameter Information
      1. 6.1.1 Parameter Information Device-Specific Information
        1. 6.1.1.1 Signal Transition Levels
    2. 6.2  Recommended Clock and Control Signal Transition Behavior
    3. 6.3  Power Supplies
      1. 6.3.1 Power-On Sequence
      2. 6.3.2 Power-Off Sequence
    4. 6.4  Reset
      1. 6.4.1 Power-On Reset (POR)
      2. 6.4.2 Warm Reset
      3. 6.4.3 Reset Electrical Data Timings
    5. 6.5  Crystal Oscillator or External Clock Input
    6. 6.6  Clock PLLs
      1. 6.6.1 PLL Device-Specific Information
      2. 6.6.2 Device Clock Generation
      3. 6.6.3 Dynamic Voltage and Frequency Scaling (DVFS)
    7. 6.7  Interrupts
      1. 6.7.1 ARM CPU Interrupts
        1. 6.7.1.1 ARM Interrupt Controller (AINTC) Interrupt Signal Hierarchy
        2. 6.7.1.2 AINTC Hardware Vector Generation
        3. 6.7.1.3 AINTC Hardware Interrupt Nesting Support
        4. 6.7.1.4 AINTC System Interrupt Assignments
        5. 6.7.1.5 AINTC Memory Map
      2. 6.7.2 DSP Interrupts
    8. 6.8  Power and Sleep Controller (PSC)
      1. 6.8.1 Power Domain and Module Topology
        1. 6.8.1.1 Power Domain States
        2. 6.8.1.2 Module States
    9. 6.9  Enhanced Direct Memory Access Controller (EDMA3)
      1. 6.9.1 EDMA3 Channel Synchronization Events
      2. 6.9.2 EDMA3 Peripheral Register Descriptions
    10. 6.10 External Memory Interface A (EMIFA)
      1. 6.10.1 EMIFA Asynchronous Memory Support
      2. 6.10.2 EMIFA Synchronous DRAM Memory Support
      3. 6.10.3 EMIFA SDRAM Loading Limitations
      4. 6.10.4 EMIFA Connection Examples
      5. 6.10.5 External Memory Interface Register Descriptions
      6. 6.10.6 EMIFA Electrical Data/Timing
        1. Table 6-21 Timing Requirements for EMIFA SDRAM Interface
        2. Table 6-22 Switching Characteristics for EMIFA SDRAM Interface
        3. Table 6-23 Timing Requirements for EMIFA Asynchronous Memory Interface
    11. 6.11 DDR2/mDDR Memory Controller
      1. 6.11.1 DDR2/mDDR Memory Controller Electrical Data/Timing
      2. 6.11.2 DDR2/mDDR Memory Controller Register Description(s)
      3. 6.11.3 DDR2/mDDR Interface
        1. 6.11.3.1  DDR2/mDDR Interface Schematic
        2. 6.11.3.2  Compatible JEDEC DDR2/mDDR Devices
        3. 6.11.3.3  PCB Stackup
        4. 6.11.3.4  Placement
        5. 6.11.3.5  DDR2/mDDR Keep Out Region
        6. 6.11.3.6  Bulk Bypass Capacitors
        7. 6.11.3.7  High-Speed Bypass Capacitors
        8. 6.11.3.8  Net Classes
        9. 6.11.3.9  DDR2/mDDR Signal Termination
        10. 6.11.3.10 VREF Routing
        11. 6.11.3.11 DDR2/mDDR CK and ADDR_CTRL Routing
        12. 6.11.3.12 DDR2/mDDR Boundary Scan Limitations
    12. 6.12 Memory Protection Units
    13. 6.13 MMC / SD / SDIO (MMCSD0, MMCSD1)
      1. 6.13.1 MMCSD Peripheral Description
      2. 6.13.2 MMCSD Peripheral Register Description(s)
      3. 6.13.3 MMC/SD Electrical Data/Timing
        1. Table 6-42 Timing Requirements for MMC/SD (see and )
        2. Table 6-43 Switching Characteristics for MMC/SD (see through )
    14. 6.14 Multichannel Audio Serial Port (McASP)
      1. 6.14.1 McASP Peripheral Registers Description(s)
      2. 6.14.2 McASP Electrical Data/Timing
        1. 6.14.2.1 Multichannel Audio Serial Port 0 (McASP0) Timing
          1. Table 6-47 Timing Requirements for McASP0 (1.2V, 1.1V)
          2. Table 6-48 Timing Requirements for McASP0 (1.0V)
          3. Table 6-49 Switching Characteristics for McASP0 (1.2V, 1.1V)
          4. Table 6-50 Switching Characteristics for McASP0 (1.0V)
    15. 6.15 Multichannel Buffered Serial Port (McBSP)
      1. 6.15.1 McBSP Peripheral Register Description(s)
      2. 6.15.2 McBSP Electrical Data/Timing
        1. 6.15.2.1 Multichannel Buffered Serial Port (McBSP) Timing
          1. Table 6-52 Timing Requirements for McBSP0 [1.2V, 1.1V] (see )
          2. Table 6-53 Timing Requirements for McBSP0 [1.0V] (see )
          3. Table 6-54 Switching Characteristics for McBSP0 [1.2V, 1.1V] (see )
          4. Table 6-55 Switching Characteristics for McBSP0 [1.0V] (see )
          5. Table 6-56 Timing Requirements for McBSP1 [1.2V, 1.1V] (see )
          6. Table 6-57 Timing Requirements for McBSP1 [1.0V] (see )
          7. Table 6-58 Switching Characteristics for McBSP1 [1.2V, 1.1V] (see )
          8. Table 6-59 Switching Characteristics for McBSP1 [1.0V] (see )
          9. Table 6-60 Timing Requirements for McBSP0 FSR When GSYNC = 1 (see )
          10. Table 6-61 Timing Requirements for McBSP1 FSR When GSYNC = 1 (see )
    16. 6.16 Serial Peripheral Interface Ports (SPI0, SPI1)
      1. 6.16.1 SPI Peripheral Registers Description(s)
      2. 6.16.2 SPI Electrical Data/Timing
        1. 6.16.2.1 Serial Peripheral Interface (SPI) Timing
          1. Table 6-63 General Timing Requirements for SPI0 Master Modes
          2. Table 6-64 General Timing Requirements for SPI0 Slave Modes
          3. Table 6-71 General Timing Requirements for SPI1 Master Modes
          4. Table 6-72 General Timing Requirements for SPI1 Slave Modes
          5. Table 6-73 Additional SPI1 Master Timings, 4-Pin Enable Option
          6. Table 6-74 Additional SPI1 Master Timings, 4-Pin Chip Select Option
    17. 6.17 Inter-Integrated Circuit Serial Ports (I2C)
      1. 6.17.1 I2C Device-Specific Information
      2. 6.17.2 I2C Peripheral Registers Description(s)
      3. 6.17.3 I2C Electrical Data/Timing
        1. 6.17.3.1 Inter-Integrated Circuit (I2C) Timing
          1. Table 6-80 Timing Requirements for I2C Input
          2. Table 6-81 Switching Characteristics for I2C
    18. 6.18 Universal Asynchronous Receiver/Transmitter (UART)
      1. 6.18.1 UART Peripheral Registers Description(s)
      2. 6.18.2 UART Electrical Data/Timing
        1. Table 6-83 Timing Requirements for UART Receive (see )
        2. Table 6-84 Switching Characteristics Over Recommended Operating Conditions for UARTx Transmit (see )
    19. 6.19 Universal Serial Bus OTG Controller (USB0) [USB2.0 OTG]
      1. 6.19.1 USB0 [USB2.0] Electrical Data/Timing
        1. Table 6-86 Switching Characteristics Over Recommended Operating Conditions for USB0 [USB2.0] (see )
    20. 6.20 Ethernet Media Access Controller (EMAC)
      1. 6.20.1 EMAC Peripheral Register Description(s)
        1. 6.20.1.1 EMAC Electrical Data/Timing
          1. Table 6-91 Timing Requirements for MII_RXCLK (see )
          2. Table 6-92 Timing Requirements for MII_TXCLK (see )
          3. Table 6-93 Timing Requirements for EMAC MII Receive 10/100 Mbit/s (see )
          4. Table 6-94 Switching Characteristics Over Recommended Operating Conditions for EMAC MII Transmit 10/100 Mbit/s (see )
    21. 6.21 Management Data Input/Output (MDIO)
      1. 6.21.1 MDIO Register Description(s)
      2. 6.21.2 Management Data Input/Output (MDIO) Electrical Data/Timing
        1. Table 6-98 Timing Requirements for MDIO Input (see and )
        2. Table 6-99 Switching Characteristics Over Recommended Operating Conditions for MDIO Output (see )
    22. 6.22 Enhanced Capture (eCAP) Peripheral
      1. Table 6-101 Timing Requirements for Enhanced Capture (eCAP)
      2. Table 6-102 Switching Characteristics Over Recommended Operating Conditions for eCAP
    23. 6.23 Enhanced High-Resolution Pulse-Width Modulator (eHRPWM)
      1. 6.23.1 Enhanced Pulse Width Modulator (eHRPWM) Timing
        1. Table 6-104 Timing Requirements for eHRPWM
        2. Table 6-105 Switching Characteristics Over Recommended Operating Conditions for eHRPWM
      2. 6.23.2 Trip-Zone Input Timing
    24. 6.24 Timers
      1. 6.24.1 Timer Electrical Data/Timing
        1. Table 6-107 Timing Requirements for Timer Input (see )
        2. Table 6-108 Switching Characteristics Over Recommended Operating Conditions for Timer Output
    25. 6.25 Real Time Clock (RTC)
      1. 6.25.1 Clock Source
      2. 6.25.2 Real-Time Clock Register Descriptions
    26. 6.26 General-Purpose Input/Output (GPIO)
      1. 6.26.1 GPIO Register Description(s)
      2. 6.26.2 GPIO Peripheral Input/Output Electrical Data/Timing
        1. Table 6-111 Timing Requirements for GPIO Inputs (see )
        2. Table 6-112 Switching Characteristics Over Recommended Operating Conditions for GPIO Outputs (see )
      3. 6.26.3 GPIO Peripheral External Interrupts Electrical Data/Timing
        1. Table 6-113 Timing Requirements for External Interrupts (see )
    27. 6.27 Programmable Real-Time Unit Subsystem (PRUSS)
      1. 6.27.1 PRUSS Register Descriptions
    28. 6.28 Emulation Logic
      1. 6.28.1 JTAG Port Description
      2. 6.28.2 Scan Chain Configuration Parameters
      3. 6.28.3 Initial Scan Chain Configuration
        1. 6.28.3.1 Adding TAPS to the Scan Chain
      4. 6.28.4 IEEE 1149.1 JTAG
        1. 6.28.4.1 JTAG Peripheral Register Description(s) – JTAG ID Register (DEVIDR0)
        2. 6.28.4.2 JTAG Test-Port Electrical Data/Timing
          1. Table 6-125 Timing Requirements for JTAG Test Port (see )
          2. Table 6-126 Switching Characteristics Over Recommended Operating Conditions for JTAG Test Port (see )
      5. 6.28.5 JTAG 1149.1 Boundary Scan Considerations
  7. 7Device and Documentation Support
    1. 7.1 Device Nomenclature
    2. 7.2 Tools and Software
    3. 7.3 Documentation Support
    4. 7.4 Community Resources
    5. 7.5 商標
    6. 7.6 静電気放電に関する注意事項
    7. 7.7 Export Control Notice
    8. 7.8 Glossary
  8. 8Mechanical Packaging and Orderable Information
    1. 8.1 Thermal Data for ZWT Package
    2. 8.2 Packaging Information

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ZWT|361
サーマルパッド・メカニカル・データ
発注情報

1.1 特長

  • デュアルコアSoC
    • 200MHz ARM926EJ-S™RISC MPU
    • 200MHz C674x固定/浮動小数点VLIW DSP
  • ARM926EJ-Sコア
    • 16/32ビット(Thumb®) 命令
    • DSP命令の拡張
    • シングル・サイクルのMAC
    • ARM Jazelle®テクノロジー
    • Embedded ICE-RT™、リアルタイム・デバッグ用
  • ARM9™メモリ・アーキテクチャ
    • 16KB命令キャッシュ
    • 16KBデータ・キャッシュ
    • 8KB RAM (ベクタ・テーブル)
    • 64KB ROM
  • C674x 命令セット機能
    • C67x+およびC64x+ ISAのスーパーセット
    • 上限値: 1600MIPS、1200 MFLOPS
    • アドレス可能バイト(8/16/32/64ビット・データ)
    • 8ビット オーバーフロー保護
    • ビット・フィールドの抽出、セット、クリア
    • 正規化、飽和、ビット・カウント
    • 16ビットのコンパクトな命令群
  • C674x レベル2 キャッシュ・メモリ・アーキテクチャ
    • 32KB L1PプログラムRAM/キャッシュ
    • 32KB L1DデータRAM/キャッシュ
    • 256KB マッピングされたユニファイド L2 RAM/キャッシュ
    • フレキシブルなRAM/キャッシュ・パーティション(L1およびL2)
  • 拡張ダイレクト・メモリ・アクセス・コントローラ3 （EDMA 3）:
    • チャネル・コントローラ×2
    • 転送コントローラ×3
    • 独立したDMAチャネル×64
    • クイックDMAチャネル×16
    • プログラマブルなバースト転送サイズ
  • TMS320C674x 浮動小数点 VLIW DSPコア
    • 非アラインド・サポート付きのロード/ストア・アーキテクチャ
    • 汎用32ビット・レジスタ×64
    • 32/40ビットALU機能ユニット×6
      • 32ビット整数、SP (IEEE単精度/32ビット)およびDP (IEEE倍精度/64ビット)浮動小数点をサポート
      • 1クロックにSPを4つまで追加すること、2クロック毎にDPを4つまで追加することをサポート
      • サイクル毎の平方根逆数近似(RSQRxP)操作、浮動小数点(SPまたはDP)逆数近似(RCPxP) 2回までをサポート
    • 2つの乗算機能ユニット:
      • 混合精度IEEE浮動小数点乗算のサポート範囲:
        • 2 SP × SP → SP (1クロックごと)
        • 2 SP × SP → DP (2クロックごと)
        • 2 SP × DP → DP (3クロックごと)
        • 2 DP × DP → DP (4クロックごと)
      • 固定小数点乗算では、クロック・サイクルごとに32×32ビット乗算2回、16×16ビット乗算4回、8×8ビット乗算8回のいずれかと、複素乗算をサポート
    • 命令パッキングによるコード・サイズの削減
    • 全命令の条件
    • モジュロ・ループ操作へのハードウェアによるサポート
    • 保護されたモード操作
    • エラー検出とプログラム・リダイレクト用の例外サポート
  • ソフトウェア・サポート：
    • TI DSPBIOS™
    • チップ・サポートおよびDSPライブラリ
  • 128KB RAM共有メモリ
  • 1.8Vまたは3.3V LVCMOS I/O (USBおよびDDR2インターフェイスを除く)
  • 2種の外部メモリ・インターフェイス:
    • EMIFA
      • NOR (8または16ビット幅データ)
      • NAND (8または16ビット幅データ)
      • 128MBアドレス空間の16ビットSDRAM
    • 次のいずれかを使用するDDR2/Mobile DDRメモリ・コントローラ
      • 256MBアドレス空間の16ビットDDR2 SDRAM
      • 256MBアドレス空間の16ビットmDDR SDRAM
  • 構成可能な16550 UARTモジュール×3:
    • モデム制御信号機能
    • 16バイトFIFO
    • 16xまたは13x のオーバー・サンプリング・オプション
  • 2つのシリアル・ペリフェラル・インターフェイス(SPI)、それぞれに複数のチップ・セレクトを搭載
  • 2つのマルチメディア・カード(MMC)/セキュア・デジタル(SD)カード・インターフェイス、セキュア・データI/O (SDIO)インターフェイス搭載
  • 2つのマスタおよびスレーブI2C Bus™
  • プログラマブル・リアルタイム・ユニット・サブシステム (PRUSS)
    • 独立したプログラマブル・リアルタイム・ユニット(PRU)コア×2
      • 32ビット ロード/ストア RISC アーキテクチャ
      • コアあたり4KBの命令RAM
      • コアあたり512バイトのデータRAM
      • ソフトウェアによりPRUSSを無効化し電力を削減
      • PRUコアの通常のR31出力に加えて、各PRUのレジスタ30をサブシステムからエクスポート
    • 標準電力管理機能
      • クロック・ゲーティング
      • シングルPSCクロック・ゲーティング・ドメイン内の全サブシステム
    • 専用割り込みコントローラ
    • 専用SCR (Switched Central Resource)
  • USB 2.0 OTGポートと内蔵PHY (USB0)
    • USB 2.0 高速/フルスピード・クライアント
    • USB 2.0 高速/フルスピード/低速ホスト
    • エンドポイント 0 (制御)
    • エンドポイント1、2、3、4 (制御、バルク、割り込み、またはISOC) RX/TX
  • マルチチャネル・オーディオ・シリアル・ポート (McASP)×1:
    • 2つのクロック・ゾーンと16本のシリアル・データ・ピン
    • TDM、I2S、類似フォーマットをサポート
    • DIT可能
    • 送受信用FIFOバッファ
  • 2 マルチチャネル・バッファ・シリアル・ポート (McBSP):
    • TDM、I2S、類似フォーマットをサポート
    • AC97 オーディオ・コーデック・インターフェイス
    • 通信インターフェイス (ST-Bus、H100)
    • 128チャネルTDM
    • 送受信用FIFOバッファ
  • 10/100MbpsイーサネットMAC（EMAC）:
    • IEEE 802.3 準拠
    • MIIメディア非依存インターフェイス
    • RMII縮小メディア非依存インターフェイス
    • データ管理I/O (MDIO)モジュール
  • 32kHz発振器と個別の電源レールを持つリアルタイム・クロック(RTC)
  • 64ビット汎用タイマ(各タイマは、32ビット タイマ2個として構成可能)×3
  • 64ビット汎用タイマ、またはウォッチドッグ・タイマ(32ビット タイマ2個として構成可能)×1
  • 高分解能拡張パルス幅変調回路(eHRPWM)×2:
    • 周期および周波数制御機能付きの専用16ビット・タイム・ベース・カウンタ
    • シングル・エッジ出力×6、デュアル・エッジ対称出力×6、またはデュアル・エッジ非対称出力×3
    • デッドバンド生成
    • 高周波数キャリアによるPWMチョッピング
    • トリップ・ゾーン入力
  • 32ビット拡張入力キャプチャ(eCAP) モジュール:
    • キャプチャ入力(×3)、または補助パルス幅変調回路(APWM)出力(×3)として構成可能
    • 最大4つのイベント・タイムスタンプをシングル・ショットでキャプチャ
  • パッケージ:
    • 361ボール 鉛フリーPBGA [ZWTサフィックス]、
      0.80mm ボール・ピッチ
  • 商用、または拡張温度