JAJSIK9F June   2021  – March 2024 OPA2992 , OPA4992 , OPA992

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 シングル チャネルの熱に関する情報
    5. 5.5 デュアル チャネルの熱に関する情報
    6. 5.6 クワッド チャネルの熱に関する情報
    7. 5.7 電気的特性
    8. 5.8 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  入力保護回路
      2. 6.3.2  EMI 除去
      3. 6.3.3  過熱保護動作
      4. 6.3.4  容量性負荷および安定度
      5. 6.3.5  同相電圧範囲
      6. 6.3.6  位相反転の防止
      7. 6.3.7  電気的オーバーストレス
      8. 6.3.8  過負荷からの回復
      9. 6.3.9  代表的な仕様と分布
      10. 6.3.10 露出サーマル パッド付きパッケージ
      11. 6.3.11 シャットダウン
    4. 6.4 デバイスの機能モード
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 ローサイド電流測定
        1. 7.2.1.1 設計要件
        2. 7.2.1.2 詳細な設計手順
        3. 7.2.1.3 アプリケーション曲線
      2. 7.2.2 高電圧のバッファ付きマルチプレクサ
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 デバイスのサポート
      1. 8.1.1 開発サポート
        1. 8.1.1.1 TINA-TI (無料のダウンロード・ソフトウェア)
    2. 8.2 ドキュメントのサポート
      1. 8.2.1 関連資料
    3. 8.3 ドキュメントの更新通知を受け取る方法
    4. 8.4 サポート・リソース
    5. 8.5 商標
    6. 8.6 静電気放電に関する注意事項
    7. 8.7 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

5.7 電気的特性

VS = (V+) - (V-) = 2.7V～40V (±1.35V～±20V)、TA = 25℃、RL = 10kΩを VS/2 に接続、VCM = VS/2、VOUT = VS/2 の場合 (特に記述のない限り)。
パラメータ テスト条件 最小値 代表値 最大値 単位
オフセット電圧
VOS 入力オフセット電圧 VCM = V- ±0.21 ±1 mV
TA = –40℃～125℃ ±1.2
dVOS/dT 入力オフセット電圧ドリフト VCM = V- TA = –40℃～125℃ ±0.25 μV/℃
PSRR 入力オフセット電圧と電源との関係  OPA992、OPA2992、VCM = V–、VS = 5 V～40 V TA = –40℃～125℃ ±0.2 ±1.3 μV/V
OPA2992SIRUGR、VCM = V–、VS = = 5 V～40 V ±0.2 ±3.7
OPA4992、VCM = V–、VS = = 5 V～40 V ±0.4 ±1.8
OPA992、OPA2992、OPA4992、VCM = V–、VS = 2.7 V～40 V (1) ±0.8 ±7
DC チャネル セパレーション 0.4 μV/V
入力バイアス電流
IB 入力バイアス電流 ±10 pA
IOS 入力オフセット電流 ±10 pA
ノイズ
EN 入力電圧ノイズ f = 0.1Hz～10Hz   2.77 μVPP
  0.49   μVRMS
eN 入力電圧ノイズ密度 f = 1kHz 7   nV/√Hz
f = 10 kHz   4.4  
iN 入力電流ノイズ密度 f = 1kHz   60   fA/√Hz
入力電圧範囲
VCM 同相電圧範囲 (V-) (V+) V
同相信号除去比 同相除去比 VS = 40 V、V– < VCM < (V+) - 2V (PMOS ペア) TA = –40℃～125℃ 100 115 dB
VS = 5V、V– < VCM < (V+) - 2V (PMOS ペア)(1) 75 98
VS = 2.7V、V– < VCM < (V+) - 2V (PMOS ペア) 90
VS = 2.7～40 V、(V+) - 1V < VCM < V+ (NMOS ペア) 79
(V+) - 2V < VCM < (V+) - 1V 「オフセット電圧と同相電圧との関係 (遷移領域)」を参照
入力インピーダンス
ZID 差動 100 || 9 MΩ || pF
ZICM 同相 6 || 1 TΩ || pF
開ループ ゲイン
AOL 開ループ電圧ゲイン VS = 40 V、VCM = VS / 2、
(V–) + 0.1V < VO < (V+) - 0.1V		 120 142 dB
VS = 40 V、VCM = VS / 2、
(V–) + 0.12 V < VO < (V+) - 0.12 V		 TA = –40℃～125℃ 142
VS = 5V、VCM = VS/2、
(V–) + 0.1V < VO < (V+) - 0.1V(1)		 104 125
TA = –40℃～125℃ 125
VS = 2.7 V、VCM = VS/2、
(V–) + 0.1V < VO < (V+) - 0.1V(1)		 90 105
TA = –40℃～125℃ 105
周波数応答
GBW ゲイン帯域幅積 10.6 MHz
SR スルー レート VS = 40 V、G = +1、VSTEP = 10V、CL = 20pF(5) 32 V/μs
tS セトリング時間 0.1% まで、VS = 40 V、VSTEP = 10V、G = +1、CL = 20pF 0.65 μs
0.1% まで、VS = 40 V、VSTEP = 2V、G = +1、CL = 20pF 0.3
0.01% まで、VS = 40 V、VSTEP = 10 V、G = +1、CL = 20pF 0.86
0.01% まで、VS = 40 V、VSTEP = 2V、G = +1、CL = 20pF 0.44
位相マージン G = +1、RL = 10kΩ、CL = 20pF 64 °
過負荷回復時間 VIN  × ゲイン > VS 170 ns
THD+N 全高調波歪み + ノイズ VS = 40V、VO = 3VRMS、G = 1、f = 1kHz、RL = 10Ω 0.00005%
126 dB
VS = 10 V、VO = 3 VRMS、G = 1、f = 1 kHz、RL = 128 Ω 0.0032%
90 dB
VS = 10 V、VO = 0.4VRMS、G = 1、f = 1 kHz、RL = 32 Ω 0.00032%
110 dB
出力
  電圧出力スイング (レールから) 正および負のレールの
ヘッドルーム		 VS = 40 V、RL=無負荷   7 mV
VS = 40 V、RL = 10kΩ   48 60
VS = 40 V、RL = 2kΩ   220 300
VS = 2.7 V、RL=無負荷   0.5
VS = 2.7 V、RL = 10kΩ   5 20
VS = 2.7 V、RL = 2kΩ   20 50
ISC 短絡電流 ±65(3) mA
CLOAD 容量性負荷駆動能力 「位相マージンと容量性負荷との関係」を参照 pF
ZO オープン ループ出力インピーダンス IO = 0 A 「開ループの出力インピーダンスと周波数との関係」を参照 Ω
電源
IQ アンプごとの静止電流 OPA2992、OPA4992、IO = 0A 2.4 2.8 mA
TA = –40℃～125℃ 2.84
OPA992、IO = 0A 2.48 2.92
TA = –40℃～125℃ 2.98
シャットダウン
IQSD アンプごとの静止電流 VS = 2.7V～40V、すべてのアンプがディセーブル、SHDN = V- + 2V 40 45 µA
ZSHDN シャットダウン時の出力インピーダンス VS = 2.7 V～40 V、アンプがディセーブル 10 || 2 GΩ || pF
VIH ロジック High スレッショルド電圧 (アンプがディセーブル) 有効な入力が High の場合、SHDN ピンの電圧は最大スレッショルドより高く、かつ V+ と (V-) + 20V のどちらか小さい方以下になっている必要があります
(V–) + 1.1V

 V
VIL ロジック Low スレッショルド電圧 (アンプがイネーブル) 有効な入力が Low の場合、SHDN ピンの電圧は最小スレッショルドより低く、かつ V- 以上の必要があります
(V–) + 0.2 V

 V
tON アンプのイネーブル時間 (シャットダウン以降) (2) VS = ±20V、G = +1、VCM = VS/2、RL = 10kΩ で V- に接続 5 μs
tOFF アンプのディセーブル時間 (2) VS = ±20V、G = +1、VCM = VS/2、RL = 10kΩ で V- に接続 3 μs
SHDN ピンの入力バイアス電流 (ピンごとの) VS = 2.7V～40V、(V–) + 20V (4) ≥ SHDN ≥ (V–) + 0.9V 500 nA
VS = 2.7 V～40 V、(V–) ≤ SHDN ≤ (V–) + 0.7V 400
(1) 特性評価のみによって規定されています。
(2) ディセーブル時間 (tOFF) とイネーブル時間 (tON) は、SHDN ピンに印加される信号の 50% ポイントと、出力電圧が最終値の 10% (ディセーブル) または 90% (イネーブル) レベルに達する時点との間の時間間隔として定義されます。
(3) 電源電圧が高い場合、OPAx992 が急激に中間電源またはグランドに短絡すると、急速なサーマル シャットダウンが発生します。  「出力電圧スイングと出力電流の関係」で急速なサーマル シャットダウンが回避された場合、ISC を超える出力電流を実現できます。
(4) SHDN ピンは、V+ または (V–) + 20V のどちらか小さい方を超えないようにしてください。
(5) 詳細については、「スルーレートと入力ステップ電圧との関係」を参照してください。