JAJSN21 December   2021 REF20-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 デバイス比較表
  6. 6 ピン構成および機能
  7. 7 仕様
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 電気的特性
    6. 7.6 代表的な特性
  8. 8 パラメータ測定情報
    1. 8.1 半田付けの熱による変動
    2. 8.2 長期安定性
    3. 8.3 熱によるヒステリシス
    4. 8.4 ノイズ特性
  9. 9 詳細説明
    1. 9.1 概要
    2. 9.2 機能ブロック図
    3. 9.3 機能説明
      1. 9.3.1 VREF と VBIAS のトラッキング
      2. 9.3.2 低温度ドリフト
      3. 9.3.3 負荷電流
    4. 9.4 デバイスの機能モード
  10. 10アプリケーションと実装
    1. 10.1 アプリケーション情報
    2. 10.2 代表的なアプリケーション
      1. 10.2.1 ローサイド電流センシング・アプリケーション
        1. 10.2.1.1 設計要件
        2. 10.2.1.2 詳細な設計手順
          1. 10.2.1.2.1 シャント抵抗
          2. 10.2.1.2.2 差動アンプ
          3. 10.2.1.2.3 基準電圧
          4. 10.2.1.2.4 誤差の計算
          5. 10.2.1.2.5 アプリケーション曲線
  11. 11電源に関する推奨事項
  12. 12レイアウト
    1. 12.1 レイアウトのガイドライン
    2. 12.2 レイアウト例
  13. 13デバイスおよびドキュメントのサポート
    1. 13.1 ドキュメントのサポート
      1. 13.1.1 関連資料
    2. 13.2 ドキュメントの更新通知を受け取る方法
    3. 13.3 サポート・リソース
    4. 13.4 商標
    5. 13.5 静電気放電に関する注意事項
    6. 13.6 用語集
  14. 14メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

12.1 レイアウトのガイドライン

図 12-1 に、REF2030-Q1 を使用したデータ・アクイジション・システムの PCB レイアウトの例を示します。主な検討事項は次のとおりです。

  • REF2030-Q1 の VIN、VREF、VBIAS に、低 ESR、0.1μF のセラミック・バイパス・コンデンサを接続します。
  • デバイスの仕様に従って、システム内の他のアクティブ・デバイスをデカップリングします。
  • グランド・プレーンは熱の分散に役立ち、EMI (電磁干渉) ノイズを拾いにくくなります。
  • 外付け部品は、可能な限りデバイスに近く配置します。この構成により、寄生誤差 (ゼーベック効果など) の発生を防止できます。
  • INA および ADC へのバイアス接続とリファレンス電圧の間のパターン長を最小限に抑えて、ノイズのピックアップを低減します。
  • デジタル・パターンと並行して敏感なアナログ・パターンを配線しないでください。デジタル・パターンとアナログ・パターンはできるだけ交差しないようにします。どうしても必要な場合には、直角に交差させます。